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參數(shù)資料
| 型號： | SI5375B-A-GL |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 19/54頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN/JITTER ATTEN 80LBGA |
| 標(biāo)準(zhǔn)包裝： | 240 |
| 系列： | DSPLL® |
| 類型： | 時鐘發(fā)生器，漂移衰減器 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 4:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 808MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 1.71 V ~ 2.75 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 80-LBGA |
| 供應(yīng)商設(shè)備封裝： | 80-BGA（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 336-2045 |
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Si5375
26
Rev. 1.0
Reset value = 0000 0000
Reset value = 1000 0000
Register 16.
Bit
D7D6
D5D4D3D2D1
D0
Name
CLAT [7:0]
Type
R/W
Bit
Name
Function
7:0
CLAT [7:0]
CLAT [7:0].
With INCDEC_PIN = 0, this register sets the phase delay for CKOUT in units of 1/Fosc.
This can take as long as 20 seconds.
01111111 = 127/Fosc (2s compliment)
00000000 = 0
10000000 = –128/Fosc (2s compliment)
Register 17.
Bit
D7
D6D5D4D3D2
D1
D0
Name
FLAT_VALID
FLAT [14:8]
Type
R/W
Bit
Name
Function
7FLAT_VALID
FLAT_VALID.
Before writing a new FLAT[14:0] value, this bit must be set to zero, which causes the
existing FLAT[14:0] value to be held internally for use while the new value is being
written. Once the new FLAT[14:0] value is completely written, set FLAT_VALID = 1 to
enable its use.
0: Memorize existing FLAT[14:0] value and ignore intermediate register values during
write of new FLAT[14:0] value.
1: Use FLAT[14:0] value directly from registers.
6:0
FLAT [14:8]
FLAT [14:8].
Fine resolution control for overall device latency from input clocks to output clocks.
Positive values increase the skew. See DSPLLsim for details.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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