SCF5250 Data Sheet: Technical Data, Rev. 1.3 34 Freescale" />
參數(shù)資料
型號： SCF5250VM120
廠商： Freescale Semiconductor
文件頁數(shù)： 28/56頁
文件大?。?/td> 0K
描述： MCU 32BIT 120MHZ AUD 196-MAPBGA
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標準包裝： 126
系列： SCF52xx
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 120MHz
連通性： EBI/EMI，I²C，IDE，MMC，SPI，UART/USART
外圍設備： DMA，I²S，POR，串行音頻，WDT
輸入/輸出數(shù)： 57
程序存儲器類型： ROMless
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 1.08 V ~ 1.32 V
數(shù)據(jù)轉換器： A/D 6x12b
振蕩器型： 內部
工作溫度： -20°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤
SCF5250 Data Sheet: Technical Data, Rev. 1.3
34
Freescale Semiconductor
Figure 11 provides the IEEE 1149.1 JTAG timing diagram and Table 30 provides the timing parameters.
Figure 11. JTAG AC Timing Diagram
Table 30. JTAG AC Timing Specifications
Num
Characteristic
Min
Max
Units
–
TCK Frequency of Operation
0
10
MHz
J1
TCK Cycle Time
100
–
ns
J2a
TCK Clock Pulse High Width
25
–
ns
J2b
TCK Clock Pulse Low Width
25
–
ns
J3a
TCK Fall Time (VIH=2.4 V to VIL=0.5 V)
–
5
ns
J3b
TCK Rise Time (VIL=0.5 v to VIH=2.4 V)
–
5
ns
J4
TDI, TMS to TCK rising (Input Setup)
8
–
ns
J5
TCK rising to TDI, TMS Invalid (Hold)
10
–
ns
J6
Boundary Scan Data Valid to TCK (Setup)
tbd
–
ns
J7
TCK to Boundary Scan Data Invalid to rising edge (Hold)
tbd
–
ns
J8
TRST Pulse Width (asynchronous to clock edges)
12
–
ns
J9
TCK falling to TDO Valid (signal from driven or three-state)
–
15
ns
J10
TCK falling to TDO High Impedance
–
15
ns
J1
J2A
J2B
J4
J5
J6
J7
J8
J9
J10
J11
J12
J3A
J3B
TCK
TDI, TMS
TRST
TDO
BOUNDARY
SCAN DATA
OUTPUT
BOUNDARY
SCAN DATA
INPUT
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PDF描述
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