SCF5250 Data Sheet: Technical Data, Rev. 1.3 28 Freescale" />
參數(shù)資料
型號(hào)： SCF5250VM120
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 21/56頁(yè)
文件大小： 0K
描述： MCU 32BIT 120MHZ AUD 196-MAPBGA
產(chǎn)品變化通告： Product Discontinuation 24/Feb/2012
標(biāo)準(zhǔn)包裝： 126
系列： SCF52xx
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 120MHz
連通性： EBI/EMI，I²C，IDE，MMC，SPI，UART/USART
外圍設(shè)備： DMA，I²S，POR，串行音頻，WDT
輸入/輸出數(shù)： 57
程序存儲(chǔ)器類型： ROMless
RAM 容量： 128K x 8
電壓 - 電源 (Vcc/Vdd)： 1.08 V ~ 1.32 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 6x12b
振蕩器型： 內(nèi)部
工作溫度： -20°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤
SCF5250 Data Sheet: Technical Data, Rev. 1.3
28
Freescale Semiconductor
Figure 5 and Table 23 provide the timing diagram and timing parameters for the Debug AC.
Figure 5. Debug AC Timing Definition Diagram
H1
HIZ to High Impedance
–
tbd
ns
H2
HIZ to Low Impedance
–
tbd
ns
1 AC timing specs assume 40pF load capacitance on BCLK and a 50pF load capacitance on output pins. If this value is different,
the input and output timing specifications would need to be adjusted to match the clock load.
2 Outputs (8mA): DATA[31:16], ADDR[25,23:9]
3 Outputs (4mA): SDRAS, SDCAS, SDWE, SD_CS0, SDUDQM, SDLDQM, BCLKE
4 High Impedance (Three-State): DATA[31:16]
Table 23. Debug AC Timing Specification1
1 AC timing specs assume 50pF load capacitance on PSTCLK and output pins. If this value is different, the input and
output timing specifications would need to be adjusted to match the clock load.
Num
Characteristic
Min
Max
Units
D1
PSTCLK to signal Valid (Output valid)
–
6
ns
D2
PSTCLK to signal Invalid (Output hold)
1.8
–
ns
D32
2 DSCLK and DSI are internally synchronized. This setup time must be met only if recognition on a particular clock is
required.
Signal Valid to PSTCLK (Input setup)
3
–
ns
D4
PSTCLK to signal Invalid (Input hold)
5
–
ns
Table 22. Output AC Timing Specification (continued)
Num
Characteristic1
Min
Max
Units
PSTCLK
DSCLK
DSI
PST[3:0]
DDATA[3:0]
DSO
D3
D1
D2
D3
D4
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PDF描述
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