參數(shù)資料
型號： SAF-TC1910-LEBBA
廠商： INFINEON TECHNOLOGIES AG
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 66 MHz, RISC MICROCONTROLLER, PBGA208
封裝： PLASTIC, LBGA-208
文件頁數(shù)： 50/68頁
文件大?。?/td> 2700K
代理商： SAF-TC1910-LEBBA
TC1910
Data Sheet
50
V 1.0, 2003-10
PRELIMINARY
Timing for Demultiplexed Access Signals1)
(Operating Conditions apply;
CL = 50 pF)
1) It is user responsibility to program an appropriate whole number of clock cycles to generate the correct phase
length according to the particular asynchronous memory/peripheral device specification.
Parameter
Symbol
Limits
Unit
min.
max.
ALE low from EBUCLK
t1
CC
8.0
ns
ALE high from EBUCLK
t2
CC 2.0
ns
A(23:0) output valid from EBUCLK
t3
CC
8.0
ns
A(23:0) output hold from EBUCLK
t4
CC 2.0
ns
CS(6:0) low from EBUCLK
t5
CC
8.0
ns
CS(6:0) high from EBUCLK
t6
CC 2.0
ns
MR/W low from EBUCLK
t7
CC
8.0
ns
MR/W high from EBUCLK
t8
CC 2.0
ns
RMW low from EBUCLK
t9
CC
8.0
ns
RMW high from EBUCLK
t10 CC 1.0
ns
RD low from EBUCLK
t11 CC
8.0
ns
RD high from EBUCLK
t12 CC 0.0
ns
RD/WR low from EBUCLK
t13 CC
8.0
ns
RD/WR high from EBUCLK
t14 CC 2.0
ns
CMDELAY input setup to EBUCLK
t15 SR 4.0
ns
CMDELAY hold from EBUCLK
t16 SR 3.0
ns
WAIT input setup to EBUCLK
t17 SR 4.0
ns
WAIT hold from EBUCLK
t18 SR 3.0
ns
BC(3:0) low from EBUCLK
t19 CC
8.0
ns
BC(3:0) high from EBUCLK
t20 CC 2.0
ns
AD(31:0) output valid from EBUCLK
t21 CC
8.0
ns
AD(31:0) output hold from EBUCLK
t22 CC 0.0
ns
AD(31:0) input setup to EBUCLK
t23 SR 4.0
ns
AD(31:0) input hold from EBUCLK
t24 SR 4.0
ns
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