參數(shù)資料
型號: S3P8245XX-TW
元件分類: 微控制器/微處理器
英文描述: 8-BIT, OTPROM, 10 MHz, MICROCONTROLLER, PQFP80
封裝: 12 X 12 MM, TQFP-80
文件頁數(shù): 167/217頁
文件大小: 1237K
代理商: S3P8245XX-TW
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CONTROL REGISTERS
S3C8248/C8245/P8245/C8247/C8249/P8249
4-10
IMR — Interrupt Mask Register
DDH
Set 1
Bit Identifier
.7
.6
.5
.4
.3
.2
.1
.0
RESET
RESET Value
x
Read/Write
R/W
Addressing Mode
Register addressing mode only
.7
Interrupt Level 7 (IRQ7) Enable Bit; External Interrupts P0.4–0.7
0
Disable (mask)
1
Enable (unmask)
.6
Interrupt Level 6 (IRQ6) Enable Bit; External Interrupts P0.0–0.3
0
Disable (mask)
1
Enable (unmask)
.5
Interrupt Level 5 (IRQ5) Enable Bit; Watch Timer Overflow
0
Disable (mask)
1
Enable (unmask)
.4
Interrupt Level 4 (IRQ4) Enable Bit; SIO Interrupt
0
Disable (mask)
1
Enable (unmask)
.3
Interrupt Level 3 (IRQ3) Enable Bit; Timer 1 Match/Capture or Overflow
0
Disable (mask)
1
Enable (unmask)
.2
Interrupt Level 2 (IRQ2) Enable Bit; Timer 0 Match
0
Disable (mask)
1
Enable (unmask)
.1
Interrupt Level 1 (IRQ1) Enable Bit; Timer B Match
0
Disable (mask)
1
Enable (unmask)
.0
Interrupt Level 0 (IRQ0) Enable Bit; Timer A Match/Capture or Overflow
0
Disable (mask)
1
Enable (unmask)
NOTE: When an interrupt level is masked, any interrupt requests that may be issued are not recognized by the CPU.
相關PDF資料
PDF描述
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