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參數(shù)資料
| 型號(hào)： | S3C821AXX-QW |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, QFP-80 |
| 文件頁數(shù)： | 11/208頁 |
| 文件大?。?/td> | 1310K |
| 代理商： | S3C821AXX-QW |
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CLOCK CIRCUITS
S3C821A/P821A
7-6
SUB-SYSTEM CLOCK CONTROL REGISTER (SCLKCON)
The sub-system clock control register, SCLKCON, is located in set 1, bank 1, address FFH. It is read/write
addressable and has sub-system clock stop function. SCLKCON register setting controls whether sub-system
clock is halted or not. After a reset, all CLKCON register and SCLKCON register values are cleared to logic zero,
both main-system clock and sub-system clock oscillation start, but main-system clock oscillation is selected as
the CPU clock.
Main-system clock oscillation or sub-system clock oscillation can be halted by manipulating CLKCON.6–.5 or
SCLKCON.0 respectively. At that time, oscillation stop can't be restarted by any interrupt but manipulating
CLKCON or SCLKCON.
MSB
LSB
.7
.6
.5
.4
.3
.2
.1
.0
SUB-SYSTEM CLOCK CONTROL REGISTER (SCLKCON)
FFH, Set 1, Bank 1, R/W
Sub-system clock stop enable bit:
0 = Enable sub-system clock
1 = Disable sub-system clock
Not used for the
NOTES:
1.
The sub oscillator can be halted only by SCLKCON.0. Sub oscillation stop
can be released only by a reset operation.
2.
When sub and main oscillator are halted in main opearating mode, stop mode
can be released by an external interrupt or a reset operation.
Figure 7-8. Sub-System Clock Control Register (SCLKCON)
相關(guān)PDF資料 |
PDF描述 |
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| S3P8454-TW | 8-BIT, OTPROM, 25 MHz, MICROCONTROLLER, PQFP80 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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