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參數(shù)資料
| 型號： | RC4153 |
| 文件頁數(shù)： | 1035/1328頁 |
| 文件大小： | 9519K |
| 代理商： | RC4153 |
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RC7104
PRODUCT SPECIFICATION
10
A
Clock device register changes are normally made upon system
initialization, if any are required. The interface can also be
used during system operation for power management func-
tions. Table 2 summarizes the control functions of the serial
data interface.
Table 2. Serial Data Interface Control Functions Summary
Control Function
Clock Output Disable
Description
Any individual clock output(s) can be
disabled. Disabled outputs are actively
held low.
Provides CPU/PCI frequency selections
beyond the 100 and 66.66MHz selections
that are provided by the SEL100/66# pin.
Frequency is changed in a smooth and
controlled fashion.
Puts all clock outputs into a high
impedance state.
All clock outputs toggle in relation to X1
input, internal PLL is bypassed. Refer to
Table 4.
Reserved function for future device
revision or production device testing.
Common Application
Unused outputs are disabled to reduce
EMI and system power. Examples are
clock outputs to unused PCI slots.
For alternate microprocessors and power
management options. Smooth frequency
transition allows CPU frequency change
under normal system operation.
CPU Clock Frequency
Selection
Output Tristate
Production PCB testing.
Test Mode
Production PCB testing.
(Reserved)
No user application. Register bit must be
written as 0.
Signaling Requirements for the I
2
C Serial Port
To initiate communications with the serial port, a start bit is
invoked. The start bit is defined as the SDATA line is brought
low while the SCLOCK is held high. Once the start bit is ini-
tiated, valid data can then be sent. Data is considered to be valid
when the clock goes to and remains in the high state. The
data can change when the clock goes low. To terminate the
transmission, a stop bit is invoked. The stop bit occurs when
the SDATA line goes from a low to a high state while the
SCLOCK is held high. See Figure below.
RC7104 I
2
C Interface Write Sequence Example
MSB
1
1
2
3
4
5
6
7
8
A
1
2
2
3
8
A
1
2
8
A
8
A
1
1
0
1
0
0
1
0
MSB
MSB
MSB
LSB
LSB
LSB
STOP
START
SDATA
SCLK
SDATA
(ACK Signal
From Buffer Chip)
LSB
RC7101 Slave Address (First Byte)
Signal from Motherboard Clock Chip
Command Code (2nd Byte)
Byte Count (3rd Byte)
Last Data Byte
Note:
Once the clock detects the start condition and its ADDRESS is matched, the clock chip will pull down the SDATA at every 8th bit. The 8 bit data
from SDATA is latched into the Buffer Chip when the ACK is generated. This ACK signal will continue as long as STOP condition is detected
The COMMAND CODE and BYTE COUNT is not used by the Buffer Chip.
The data transfer rate is 100kbits/s in the standard mode and
400kbits/s in the fast mode. The serial protocol uses block
writes only. Bytes are written with the lowest first and the
highest last with the ability to stop after any complete byte
has been transferred. The clock driver is a slave/receiver only
and is only capable of receiving data with the exception of
sending acknowledgements. It is not capable of sending data.
相關PDF資料 |
PDF描述 |
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| RC4156/RC4157 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:High Performance Quad Operational Amplifiers |
| RC4156D | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Voltage-Feedback Operational Amplifier |
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