參數(shù)資料
型號(hào)： RC28F256P33T85A
廠商： NUMONYX
元件分類： PROM
英文描述： 16M X 16 FLASH 3V PROM, 85 ns, PBGA64
封裝： BGA-64
文件頁(yè)數(shù)： 48/96頁(yè)
文件大小： 1378K
代理商： RC28F256P33T85A
Numonyx StrataFlash Embedded Memory (P33)
Datasheet
November 2007
52
Order Number: 314749-05
11.1.0.4
WAIT Polarity
The WAIT Polarity bit (WP), RCR 10 determines the asserted level (VOH or VOL) of WAIT.
When WP is set, WAIT is asserted high (default). When WP is cleared, WAIT is asserted
low. WAIT changes state on valid clock edges during active bus cycles (CE# asserted,
OE# asserted, RST# deasserted).
11.1.0.5
WAIT Signal Function
The WAIT signal indicates data valid when the device is operating in synchronous mode
(RCR 15=0). The WAIT signal is only “deasserted” when data is valid on the bus.
When the device is operating in synchronous non-array read mode, such as read
status, read ID, or read query. The WAIT signal is also “deasserted” when data is valid
on the bus.
WAIT behavior during synchronous non-array reads at the end of word line works
correctly only on the first data access.
When the device is operating in asynchronous page mode, asynchronous single word
read mode, and all write operations, WAIT is set to a deasserted state as determined
Figure 28: Example Latency Count Setting Using Code 3
CLK
CE#
ADV#
A[MAX:0]
D[15:0]
t
Data
Code 3
Address
Data
01
2
34
R103
High-Z
Table 28: WAIT Functionality Table (Sheet 1 of 2)
Condition
WAIT
Notes
CE# = ‘1’, OE# = ‘X’ or CE# = ‘0’, OE# = ‘1’
High-Z
1
CE# =’0’, OE# = ‘0’
Active
1
Synchronous Array Reads
Active
1
Synchronous Non-Array Reads
Active
1
相關(guān)PDF資料
PDF描述
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RM4194K DUAL OUTPUT, ADJUSTABLE MIXED REGULATOR, MBFM9
RC4194D DUAL OUTPUT, ADJUSTABLE MIXED REGULATOR, CDIP14
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參數(shù)描述
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