參數(shù)資料
型號: PT7A4409L
英文描述: Complete Motion Control Verilog Library
中文描述: T1/E1/0C3系統(tǒng)同步?
文件頁數(shù): 18/34頁
文件大?。?/td> 306K
代理商: PT7A4409L
||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Data Sheet
PT7A4402B/4402L
T1/E1 System Synchronizer
PT0100(08/02)
Ver:0
25
PR I/SE C
8kH z
PR I/SE C
1.544M Hz
PR I/SE C
2.048M Hz
F8
V
T
V
T
V
T
V
T
t
R8 D
t
RW
t
RW
t
RW
t
R15D
t
R2 D
Figure 16. Input to Output Timing (Normal State after TCLR or RST)
Note: Input to output delay values are valid after a TCLR or RST with no further state changes.
F8
F0
F1 6
C1 6
C8
C4
C2
C3
C1 .5
V
T
V
T
V
T
V
T
V
T
V
T
V
T
V
T
V
T
t
F8 W H
t
F0 D
t
F0 W L
t
F1 6 D
t
F1 6 W L
t
C1 6 W L
t
C1 6 D
t
C8 W
t
C8 W
t
C8 D
t
C4 W
t
C4 W
t
C4 D
t
C2 W
t
C2 D
t
C3 W
t
C3 W
t
C3 D
t
C1 5 W
t
C1 5 D
Figure 17. Output Timing
相關(guān)PDF資料
PDF描述
PT7A4410 PWM Waveform Generator Accelerator Verilog Module
PT7A4410L Incremental Encoder Interface Accelerator Verilog Module
PT7A5020 Power Diagnostics Function Accelerator Verilog Module
PT7A6525 Reference design kit featuring a High Power Class D Audio Power Amplifier
PT7A6525L 60V Single N-Channel HEXFET Power MOSFET in a TO-247AC package
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PT7A4410 制造商:未知廠家 制造商全稱:未知廠家 功能描述:T1/E1/OC3 System Synchronizer
PT7A4410J 制造商:未知廠家 制造商全稱:未知廠家 功能描述:T1/E1/OC3 System Synchronizer
PT7A4410L 制造商:未知廠家 制造商全稱:未知廠家 功能描述:T1/E1/OC3 System Synchronizer
PT7A4410LJ 制造商:未知廠家 制造商全稱:未知廠家 功能描述:T1/E1/OC3 System Synchronizer
PT7A5020 制造商:未知廠家 制造商全稱:未知廠家 功能描述:2048 Ports Non-Blocking Time-Slot Switch?