參數(shù)資料
型號(hào)： PSD854F2V-15M
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 256K X 8 FLASH, 27 I/O, PIA-GENERAL PURPOSE, PQFP52
封裝： PLASTIC, QFP-52
文件頁數(shù)： 106/109頁
文件大?。?/td> 908K
代理商： PSD854F2V-15M
Obsolete
Product(s)
- Obsolete
Product(s)
PSD813F2V, PSD854F2V
96/109
Doc ID 10552 Rev 3
Table 64. Port A Peripheral Data Mode WRITE Timing (3V devices)
Note: 1. RD has the same timing as DS, LDS, UDS, and PSEN (in 8031 combined mode).
2. WR has the same timing as the E, LDS, UDS, WRL, and WRH signals.
3. Any input used to select Port A Data Peripheral mode.
4. Data is already stable on Port A.
5. Data stable on ADIO pins to data on Port A.
Figure 49. Reset (RESET) Timing
Table 65. Reset (RESET) Timing (5V devices)
Note: 1. Reset (RESET) does not reset Flash memory Program or Erase cycles.
2. Warm reset aborts Flash memory Program or Erase cycles, and puts the device in READ Mode.
Table 66. Reset (RESET) Timing (3V devices)
Note: 1. Reset (RESET) does not reset Flash memory Program or Erase cycles.
2. Warm reset aborts Flash memory Program or Erase cycles, and puts the device in READ Mode.
Symbol
Parameter
Conditions
-12
-15
-20
Unit
MinMax
tWLQV–PA
WR to Data Propagation Delay
(Note 2)
42
45
55
ns
tDVQV–PA
Data to Port A Data Propagation Delay
(Note 5)
38
40
45
ns
tWHQZ–PA
WR Invalid to Port A Tri-state
(Note 2)
33
35
ns
Symbol
Parameter
Conditions
Min
Max
Unit
tNLNH
RESET Active Low Time 1
150
ns
tNLNH–PO
Power On Reset Active Low Time
1
ms
tNLNH–A
Warm Reset (on the PSD834Fx) 2
25
μs
tOPR
RESET High to Operational Device
120
ns
Symbol
Parameter
Conditions
Min
Max
Unit
tNLNH
RESET Active Low Time 1
300
ns
tNLNH–PO
Power On Reset Active Low Time
1
ms
tNLNH–A
Warm Reset (on the PSD834Fx) 2
25
μs
tOPR
RESET High to Operational Device
300
ns
tNLNH-PO
tOPR
AI02866b
RESET
tNLNH
tNLNH-A
tOPR
VCC
V
CC(min)
Power-On Reset
Warm Reset
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