參數(shù)資料
型號： PNX1302
廠商： NXP Semiconductors N.V.
英文描述： Media Processors
中文描述： 媒體處理器
文件頁數(shù)： 135/548頁
文件大小： 6050K
代理商： PNX1302
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Philips Semiconductors
Enhanced Video Out
PRELIMINARY SPECIFICATION
7-25
It is recommended that EVO be stopped (by negating
VO_CTL. ENABLE) before block level power down is
started, or that SLEEPLESS mode is used when global
power down is activated.
7.19
DDS AND PLL FILTER DETAILS
The PLL filter reduces the phase jitter of the DDS synthe-
sizer output. It can also be used to multiply the DDS out-
put frequency by 2
×
. The DDS and PLL filter together
provide a high-quality, accurately-programmable output
video clock. The PLL filter block is shown in
Figure 7-32
.
At hardware reset, the output multiplexer is set to 0x3,
and the PLL system is disabled. To start the PLL system,
the following steps must be performed:
1. Assign a DDS frequency. This starts the DDS. Allow
for at least 31 DSPCPU cycles for the DDS frequency
setting to take effect.
2. Choose a value for PLL_S and PLL_T. For 8-40 MHz
operation, a value of 1 (which selects division by 2) is
recommended.
3. Choose a value for CLOCK_SELECT. For 8-81 MHz
operation, CLOCK_SELECT = 00 is recommended.
4. Assign values to the VO_CTL register containing the
above choices. The first assignment with
CLOCK_SELECT not equal to 0x3 enables the PLL
system. Allow for a maximum of 50 microseconds to
achieve lock.
Once the PLL is locked, small changes to the DDS fre-
quency are allowed, and the VO_CLK output will
smoothly track the frequency change.
Note: Most consumer electronics equipment imposes
very high precision requirements
on the value of the col-
or burst frequency. A video encoder will derive the color
burst frequency from VO_CLK. When changing the
VO_CLK frequency in software to phase-lock the EVO to
a master reference, special care is required to keep the
color burst signal frequency within a tolerance of about
50 ppm. When using a Philips DENC (Digital Encoder),
the color burst frequency is derived from the master
DENC frequency by a programmable synthesizer on the
DENC chip. In this case, VO_CLK changes larger than
50 ppm are allowed by changing the DENC synthesizer
over its I
C interface to compensate for the VO_CLK
change.
Table 7-12
illustrates recommended settings.
00
01
10
11
Square-Wave DDS
FREQUENCY
VCO
8
–
90 MHz
VO_CLK
VO_CLK Internal
(to Frame Timing Gen.)
CLKOUT
9
×
CPU Clock
0
3
Loop
Filter
Phase
Detect
PLL_S
div T+1
PLL_T
CLOCK_SELECT
div S+1
Figure 7-32. PLL filter block diagram.
Table 7-12. DDS and PLL example settings
Desired
Frequency
DDS frequency
PLL_S
PLL_T
CLOCK_SELECT
Usage
4
–
10 MHz
8
–
45 MHz
40
–
81 MHz
8
–
20 MHz
8
–
45 MHz
20
–
40. 5 MHz
1 (divide by 2)
1 (divide by 2)
1 (divide by 2)
1 (divide by 2)
1 (divide by 2)
3 (divide by 4)
01 (T divider)
00 (VCO)
00 (VCO)
Custom low speed video
Standard or 16:9 digital video
High pixel rate custom video
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PDF描述
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PNX1302EH,557 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC MEDIA PROCESSOR PNX13XX/200MHZ RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
PNX1302EH/G,557 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC NEXPERIA MEDIA PROC 200MHZ RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
PNX1311 制造商:PHILIPS 制造商全稱:NXP Semiconductors 功能描述:Media Processors
PNX1311EH,557 功能描述:視頻 IC NEXPERIA MEDIA PROCESSOR RoHS:否 制造商:Fairchild Semiconductor 工作電源電壓:5 V 電源電流:80 mA 最大工作溫度:+ 85 C 封裝 / 箱體:TSSOP-28 封裝:Reel
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