參數(shù)資料
型號： PNX1302
廠商： NXP Semiconductors N.V.
英文描述： Media Processors
中文描述： 媒體處理器
文件頁數(shù)： 113/548頁
文件大小： 6050K
代理商： PNX1302
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Philips Semiconductors
Enhanced Video Out
PRELIMINARY SPECIFICATION
7-3
7.6
BLOCK DIAGRAM
Figure 7-4
shows a block diagram of the EVO unit. It con-
sists of a clock generator, a video frame timing generator
and an image or data generator. The image generator
produces either a CCIR 656 digital video data stream
with optional YUV overlay or a continuous-data or mes-
sage-data stream. It also performs optional format con-
version and optional 2:1 horizontal scaling.
The frame timing generator provides programmable im-
age timing including horizontal and vertical blanking,
SAV and EAV code insertion, overlay start and end tim-
ing, and horizontal and frame timing pulses. It also sup-
plies data-valid timing signals in data-streaming mode
and start-of-message and end-of-message timing sig-
nals in message-passing mode. The sync timing pulses
can be generated by the frame timing unit, or the frame
timing unit can be driven by externally-supplied sync tim-
ing pulses, when VO_CTL. SYNC_MASTER = 0 and
EVO_CTL. GENLOCK = 1.
The video clock generator produces a programmable
video clock. The video clock generator can supply the
video clock for the frame timing generator and external
devices, or it can be driven by an external clock signal.
7.7
CLOCK SYSTEM
Positive edges of VO_CLK drive all EVO output events.
A block diagram of the EVO clock system is shown in
Figure 7-5
. The EVO clock is either supplied externally or
internally generated by the EVO, as controlled by the
VO_CTL. CLKOUT bit. When CLKOUT = 0, the EVO
clock is supplied by an external source through the
VO_CLK pin as an input. This is the default mode, en-
tered at hardware reset. When CLKOUT = 1, an internal
clock generator supplies the EVO clock and drives the
VO_CLK pin as an output.
The internal clock generator system is a square wave Di-
rect Digital Synthesizer (DDS) which can be pro-
grammed to emit frequencies from 1 Hz to 50 MHz. The
output of the DDS is sent to a phase-locked loop filter
(PLL) which removes clock jitter from the DDS output
signal. The PLL can also be used to divide or double the
DDS frequency. The PLL VCO operates from 8-MHz to
Table 7-1. EVO unit interface pins
Signal Name
Type
Description
VO_DATA[7:0]
OUT
CCIR 656-style YUV 4:2:2 digital out-
put data, or general-purpose high
speed data output channel. Output
changes on positive edge of VO_CLK.
Horizontal Sync (HS) output or Start
Message (STMSG) output. See
Figure 7-18
.
Frame Sync (FS) input, FS output or
ENDMSG output.
If set as FS input, it can be set to
respond to positive or negative edge
transitions.
If the EVO operates in Genlock mode
and the selected transition occurs,
the EVO sends two fields of video
data.
In message-passing mode, this pin
acts as the ENDMSG output. See
Figure 7-18
.
The EVO unit emits VO_DATA on a
positive edge of VO_CLK. VO_CLK
can be configured as an input (the
hardware reset default) or output.
If configured as an input, VO_CLK is
received from external display-clock
master circuitry.
If configured as output, the PNX1300
emits a low-jitter clock frequency
programmable between approx. 4
and 81 MHz.
VO_IO1
I/O-5
VO_IO2
I/O-5
VO_CLK
I/O-5
PNX1300 A
VO_DATA[7:0]
(STMSG) VO_IO1
(ENDMSG) VO_IO2
VO_CLK
PNX1300 B
VI_DATA[7:0]
VI_DATA[8]
VI_DATA[9]
VI_CLK
VI_DVALID
logic ‘1’
Figure 7-3. EVO unit connected to the VI unit of a
second PNX1300.
Video Frame
Timing
Generator
Video Clock
Generator
Image Generator
Overlay Generator
Message/Data Generator
VO_IO1
(HS, Start Msg, or
valid data pulse)
VO_IO2
(VS, End Msg, or
valid data level)
VO_CLK
VO_DATA[0:7]
S
Figure 7-4. EVO unit block diagram.
Square-Wave DDS
FREQUENCY
PLL
Filter
VO_CLK
VO_CLK Internal
(to Frame Timing Gen.)
CLKOUT
9
×
CPU Clock
0
3
Figure 7-5. EVO clock system.
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PDF描述
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