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參數(shù)資料
| 型號： | PLL1700E |
| 英文描述： | MULTI-CLOCK GENERATOR |
| 中文描述： | 多時鐘發(fā)生器 |
| 文件頁數(shù)： | 8/9頁 |
| 文件大小： | 137K |
| 代理商： | PLL1700E |
8
PLL1700
FIGURE 8. Software Mode Control Format.
FS1
FS0
SAMPLING FREQUENCY
DEFAULT
0
0
1
1
0
1
0
1
48kHz
44.1kHz
32kHz
Reserved
O
PROGRAM REGISTER BIT-MAPPING
The built-in functions of the PLL1700 are controlled through
a 16-bit program register. This register is loaded using MD.
After the 16 data bits are clocked in using the rising edge of
MC, ML is used to latch the data into the register. Table V
shows the bit-mapping of the registers. The software mode
control format and control data input timing is shown in
Figures 8 and 9, respectively.
Mode Register
CE [1:6]:
Clock Output Control
DESCRIPTION
SYMBOL
MIN
TYP
MAX
UNITS
MC Pulse Cycle Time
MC Pulse Width LOW
MC Pulse Width HIGH
MD Hold Time
MD Set-Up Time
ML Low Level Time
ML High Level Time
ML Hold Time
(2)
ML Set-Up Time
(3)
t
MCY
t
MCL
t
MCH
t
MDH
t
MDS
t
MLL
t
MHH
t
MLH
t
MLS
100
40
40
40
40
16
200
40
40
ns
ns
ns
ns
ns
MC Clocks
(1)
ns
ns
ns
NOTES: (1) MC clocks: MC clock period. (2) MC rising edge for LSB to ML rising edge. (3) ML rising edge
to the next MC rising edge. If the MC Clock is stopped after the LSB, any ML rising time is accepted.
FIGURE 9. Control Data Input Timing.
REGISTER
BIT NAME
DESCRIPTION
MODE
CE6
CE5
CE4
CE3
CE2
CE1
SR [1:0]
FS [1:0]
MCKO Output Enable/Disable
MCKO Output Enable/Disable
SCKO4 Output Enable/Disable
SCKO3 OUtput Enable/Disable
SCKO2 Output Enable/Disable
SCKO1 Output Enable/Disable
Sampling Rate Select
Sampling Frequency Select
TABLE V. Register Mapping.
Mode Register
FS [1:0]:
Sampling Frequency Group Select
SR [1:0]:
Sample Rate Select
SR1
SR0
SAMPLING RATE
DEFAULT
0
0
1
1
0
1
0
1
Standard
Double
Reserved
Reserved
O
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
ML (pin 1)
MC (pin 20)
MD (pin 19)
D15 D14 D13 D12 D11 D0
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
0
1
1
1
0
0
CE6 CE5 CE4 CE3 CE2 CE1 SR1 SR0 FS1 FS0
CE1 - CE6
CLOCK OUTPUT CONTROL
DEFAULT
0
1
Clock Output Disable
Clock Output Enable
O
MSB
LSB
1.4V
1.4V
1.4V
t
MLS
t
MCH
t
MCL
t
MLL
t
MHH
t
MLH
t
MLS
t
MDS
t
MDH
t
MCY
ML (pin 1)
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