參數(shù)資料
型號： PIC18F45J50-I/ML
廠商： Microchip Technology
文件頁數(shù)： 89/164頁
文件大小： 0K
描述： IC PIC MCU FLASH 32K 2V 44-QFN
產(chǎn)品培訓(xùn)模塊： XLP Deep Sleep Mode
PIC18 J Series MCU Overview
8-bit PIC® Microcontroller Portfolio
標準包裝： 45
系列： PIC® XLP™ 18F
核心處理器： PIC
芯體尺寸： 8-位
速度： 48MHz
連通性： I²C，SPI，UART/USART，USB
外圍設(shè)備： 欠壓檢測/復(fù)位，DMA，POR，PWM，WDT
輸入/輸出數(shù)： 34
程序存儲器容量： 32KB（16K x 16）
程序存儲器類型： 閃存
RAM 容量： 3.8K x 8
電壓 - 電源 (Vcc/Vdd)： 2.15 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 13x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 44-VQFN 裸露焊盤
包裝： 管件
產(chǎn)品目錄頁面： 657 (CN2011-ZH PDF)
配用： AC164322-ND - MODULE SOCKET MPLAB PM3 28/44QFN
PIC18F46J50 FAMILY
DS39931D-page 36
2011 Microchip Technology Inc.
3.2.1
OSCILLATOR MODES AND
USB OPERATION
Because of the unique requirements of the USB module,
a different approach to clock operation is necessary. In
order to use the USB module, a fixed 6 MHz or 48 MHz
clock must be internally provided to the USB module for
operation in either Low-Speed or Full-Speed mode,
respectively. The microcontroller core need not be
clocked at the same frequency as the USB module.
A network of MUXes, clock dividers and a fixed 96 MHz
output PLL have been provided, which can be used to
derive various microcontroller core and USB module
frequencies. Figure 3-1 helps in understanding the
oscillator structure of the PIC18F46J50 family of
devices.
FIGURE 3-1:
PIC18F46J50 FAMILY CLOCK DIAGRAM
OSC1
OSC2
Primary Oscillator
CPU
Peripherals
IDLE
INT
O
S
C
P
ostscale
r
8 MHz
4 MHz
2 MHz
1 MHz
500 kHz
125 kHz
250 kHz
111
110
101
100
011
010
001
000
31 kHz
INTRC
31 kHz
Internal
Oscillator
Block
8 MHz
0
1
OSCTUNE<7>
PLLDIV<2:0>
CPU
D
ivid
er
1
2
3
6
USB Module
4 MHz
WDT, PWRT, FSCM
and Two-Speed Start-up
OSCCON<6:4>
PLLEN
1
0
FOSC2
1
0
P
L
LP
resca
ler
96 MHz
PLL(1)
2
1
0
FSEN
8
10
11
4
CPDIV<1:0>
00
01
10
11
CPDIV<1:0>
(Note 2)
00
FOSC<2:1>
Ot
her
00
01
OSCCON<1:0>
11
4
RA6
CLKO
Enabled Modes
Timer1 Clock(3)
Postscaled
Internal Clock
T1OSI
T1OSO
Secondary Oscillator
T1OSCEN
Clock
Needs 48 MHz for FS
Needs 6 MHz for LS
Note 1:
The PLL requires a 4 MHz input and it produces a 96 MHz output. The PLL will not be available until the PLLEN bit in
the OSCTUNE register is set. Once the PLLEN bit is set, the PLL requires up to trc to lock. During this time, the
device continues to be clocked at the PLL bypassed frequency.
2:
In order to use the USB module in Full-Speed mode, this node must be run at 48 MHz. For Low-Speed mode, this node
may be run at either 48 MHz or 24 MHz, but the CPDIV bits must be set such that the USB module is clocked at 6 MHz.
3:
Selecting the Timer1 clock or postscaled internal clock will turn off the primary oscillator (unless required by the
reference clock described in Section 3.6 “Reference Clock Output”) and the PLL.
4:
The USB module cannot be used to communicate unless the primary clock source is selected.
12
10
6
5
4
3
2
1
000
001
010
011
100
101
110
111
48 MHz
Primary Clock
Source(4)
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