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參數(shù)資料
| 型號： | PI7C7100CNA |
| 廠商： | Pericom Semiconductor Corp. |
| 英文描述： | 3-Port PCI Bridge |
| 中文描述： | 3端口PCI橋 |
| 文件頁數(shù)： | 52/132頁 |
| 文件大?。?/td> | 2559K |
| 代理商： | PI7C7100CNA |
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09/18/00 Rev 1.1
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PI7C7100
3-Port PCI Bridge
ADVANCE INFORMATION
Table 7–7 shows assertion of P_SERR#. This signal is set under the following conditions:
PI7C7100 has detected P_PERR# asserted on an upstream posted write transaction or S_PERR# asserted
on a downstream posted write transaction.
PI7C7100 did not detect the parity error as a target of the posted write transaction.
The parity error response bit on the command register and the parity error response bit on the bridge control
register must both be set.
The SERR# enable bit must be set in the command register.
Table 7–7. Assertion of P_SERR# for Data Parity Errors
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x =don’t care
2
The parity error was detected on the target (secondary) bus but not on the initiator (primary) bus.
3
The parity error was detected on the target (primary) bus but not on the initiator (secondary) bus.
相關PDF資料 |
PDF描述 |
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