參數(shù)資料
型號(hào)： OR3T556PS240-DB
廠商： LATTICE SEMICONDUCTOR CORP
元件分類(lèi)： FPGA
英文描述： FPGA, 324 CLBS, 80000 GATES, PQFP240
封裝： PLASTIC, SQFP2-240
文件頁(yè)數(shù)： 135/203頁(yè)
文件大?。?/td> 1368K
代理商： OR3T556PS240-DB
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Lattice Semiconductor
37
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
Programmable Input/Output Cells (continued)
Zero-Hold Input
There are two options for zero-hold input capture in the PIO. If input delay mode is selected to delay the signal from
the input pin, data can be either registered or latched with guaranteed zero-hold time in the PIO using a system
clock.
To guarantee zero hold, the system clock spine structure must be used for clocking, as will be discussed later. The
fast zero-hold mode of the PIO input takes advantage of the latch/FF combination and sources the input FF data
from a dedicated latch that is clocked by the ExpressCLK from the PIC. The ExpressCLK is a clock from a dedi-
cated input pin designed for fast, low-skew operation at the I/Os and is described more fully in the Clock Distribu-
tion Network and PIC Interquad (MID) Routing sections that follow. The combination of ExpressCLK latch and
system clock FF guarantees a zero-hold capture of input data in the PIO FF, while at the same time reducing input
setup time. Figure 23 shows a schematic of the fast-capture latch/FF and a sample timing diagram.
5-5974(F)
Note: CE and LSR signals not shown.
Figure 23. Fast-Capture Latch and Timing
D Q
INPUT DATA
LATCH
CLK
O
I
EXPRESSCLK
O
I
SYSTEM CLK
CD = 1
CLOCK ENABLE
LOCAL SET/RESET
DQ
FF
S/R
CE
DATA OUT
TO PIC ROUTING
EXPRESSCLK
SYSTEM CLK
INPUT DATA
QLATCH
QFF
B
AC
D
E
B
AC
D
E
ABC
D
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OR3T556S208I-DB 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 Use LatticeEC RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3T55-7BA256 制造商:AGERE 制造商全稱(chēng):AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
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