參數(shù)資料
型號： OR3T1256PS240I-DB
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： FPGA, 784 CLBS, 186000 GATES, PQFP240
封裝： PLASTIC, SQFP2-240
文件頁數(shù)： 30/203頁
文件大?。?/td> 1368K
代理商： OR3T1256PS240I-DB
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁當前第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁
Lattice Semiconductor
125
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
Timing Characteristics (continued)
Table 56
. OR3Cxx General System Clock (SCLK) to Output Delay (Pin-to-Pin)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C; CL = 50 pF.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C;
CL = 50 pF.
Note:
This clock delay is for a fully routed clock tree that uses the primary clock network. It includes both the input buffer delay, the clock routing to the
PIO CLK input, the clock
→Q of the FF, and the delay through the output buffer. The delay will be reduced if any of the clock branches are not
used. The given timing requires that the input clock pin be located at one of the four center PICs on any side of the device and that a PIO FF be
used. For clock pins located at any other PIO, see the results reported by ispLEVER.
5-4846(F)
Figure 78. System Clock to Output Delay
Description
(TJ = 85 °C, VDD = min)
Device
Speed
Unit
-4
-5
-6
-7
Min
Max
Min
Max
Min
Max
Min
Max
Output On Same Side of Device As Input Clock (System Clock Delays Using General User I/O Inputs)
Clock Input Pin (mid-PIC)
→OUTPUT Pin (Fast)
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
14.91
15.71
—
11.35
11.63
12.17
12.80
13.69
—
7.74
7.93
8.28
8.66
9.24
—
6.10
6.27
6.59
6.95
7.49
ns
Clock Input Pin (mid-PIC)
→OUTPUT Pin
(Slewlim)
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
17.34
18.14
—
13.34
13.62
14.16
14.79
15.68
—
8.42
8.60
8.95
9.34
9.91
—
6.63
6.80
7.12
7.48
8.02
ns
Clock Input Pin (mid-PIC)
→OUTPUT Pin
(Sinklim)
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
18.70
19.51
—
14.69
14.97
15.51
16.14
17.03
—
13.26
13.45
13.80
14.18
14.76
—
11.37
11.54
11.86
12.22
12.76
ns
Additional Delay if Non-mid-PIC Used as Clock
Pin
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
0.41
0.63
—
0.16
0.20
0.36
0.55
1.11
—
0.18
0.21
0.37
0.57
1.05
—
0.17
0.20
0.35
0.55
1.02
ns
Output Not on Same Side of Device As Input Clock (System Clock Delays Using General User I/O Inputs)
Additional Delay if Output Not on Same Side as
Input Clock Pin
OR3T20
OR3T30
OR3T55
OR3C/T80
OR3T125
—
0.41
0.63
—
0.16
0.20
0.36
0.55
1.11
—
0.18
0.21
0.37
0.57
1.05
—
0.17
0.20
0.35
0.55
1.02
ns
OUTPUT (50 pF LOAD)
Q
D
SCLK
PIO FF
Select
devices
have
been
discontinued.
See
Ordering
Information
section
for
product
status.
相關PDF資料
PDF描述
OR3T1257PS208-DB FPGA, 784 CLBS, 186000 GATES, PQFP208
OR3T306S240I-DB FPGA, 196 CLBS, 48000 GATES, PQFP240
OR3T307S240-DB FPGA, 196 CLBS, 48000 GATES, PQFP240
OR3T556PS240-DB FPGA, 324 CLBS, 80000 GATES, PQFP240
OR3T806PS240-DB FPGA, 484 CLBS, 116000 GATES, PQFP240
相關代理商/技術參數(shù)
參數(shù)描述
OR3T125-7BA352 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T1257BA352-DB 功能描述:FPGA - 現(xiàn)場可編程門陣列 6272 LUT 342 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
OR3T125-7BA352I 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T125-7BC432 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays
OR3T1257BC432-DB 功能描述:FPGA - 現(xiàn)場可編程門陣列 6272 LUT 342 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*