參數(shù)資料
型號： OR3T1256PS240I-DB
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： FPGA, 784 CLBS, 186000 GATES, PQFP240
封裝： PLASTIC, SQFP2-240
文件頁數(shù)： 146/203頁
文件大?。?/td> 1368K
代理商： OR3T1256PS240I-DB
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Lattice Semiconductor
47
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
High-Level Routing Resources (continued)
PIC Interquad (MID) Routing
There is also connectivity between the PICs in each
quadrant, as well as a clock control (CLKCNTRL) mod-
ule (discussed in the Special Function Blocks section)
between the PIC routing and the interquad routing.
These blocks are called LMID (left), TMID (top), RMID
(right), and BMID (bottom). The TMID routing is shown
in Figure 30. As with the hIQ and vIQ blocks, the only
connectivity to the PIC routing is to the global pxH and
px5 segments.
The pxH segments from the one quadrant can be con-
nected through a CIP to its counterpart in the opposite
quadrant, providing a path that spans the array of
PICs. Since a passive CIP is used to connect the two
pxH segments, a 3-state signal can be routed on the
two pxH segments in the opposite quadrants, and then
connected through this CIP. As with the hIQ and vIQ
blocks, CIPs and buffers allow nibble-wide connections
between the interquad segments, the xH segments,
and the x5 segments.
5-5822(F)
Figure 30. Top (TMID) Routing
EXPRESSCLK RIGHT
PIC LOCAL CLOCKS
pxL[9:0]
pxH[7:0]
px5[9:0]
px1[4:0]
pSW[7:4]
pSW[3:0]
pSW[7:4]
pSW[3:0]
px2[4:0]
1v9xL[4]
1v8xL[3]
Iv7xL[2]
FAST
CLOCK
Iv7xL[0]
Iv6xL[3]
Iv6xL[1]
Iv5xL[2]
Iv5xL[0]
Iv4xL[3]
Iv3xL[3]
Iv3xL[1]
Iv2xL[2]
Iv2xL[0]
Iv1xL[3]
Iv1xL[1]
1v0xL[2]
1v0xL[0]
Iv4xL1]
in2[A:D] FROM LEFT
in[A:D] FROM RIGHT
CORNER ExpressCLK
FROM RIGHT
FROM LEFT
EXPRESSCLK LEFT
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