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參數(shù)資料
| 型號： | OR3T125-4B432 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, PBGA432 |
| 封裝： | BGA-432 |
| 文件頁數(shù)： | 192/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T125-4B432 |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
82
Lucent Technologies Inc.
FPGA States of Operation (continued)
If configuration has begun, an assertion of RESET or
PRGM
initiates an abort, returning the FPGA to the ini-
tialization state. The PRGM and RESET pins must be
pulled back high before the FPGA will enter the config-
uration state. During the start-up and operating states,
only the assertion of PRGM causes a reconfiguration.
In the master configuration modes, the FPGA is the
source of configuration clock (CCLK). In this mode, the
initialization state is extended to ensure that, in daisy-
chain operation, all daisy-chained slave devices are
ready. Independent of differences in clock rates, mas-
ter mode devices remain in the initialization state an
additional six internal clock cycles after INIT goes high.
When configuration is initiated, a counter in the FPGA
is set to 0 and begins to count configuration clock
cycles applied to the FPGA. As each configuration data
frame is supplied to the FPGA, it is internally assem-
bled into data words. Each data word is loaded into the
internal configuration memory. The configuration load-
ing process is complete when the internal length count
equals the loaded length count in the length count field,
and the required end of configuration frame is written.
All OR3Cxx I/Os operate as TTL inputs during configu-
ration (OR3Txxx I/Os are CMOS-only). All I/Os that are
not used during the configuration process are
3-stated with internal pull-ups. During configuration, the
PIC and PLC latches/FFs are held set/reset and the
internal BIDI buffers are 3-stated. The combinatorial
logic begins to function as the FPGA is configured. Fig-
ure 50 shows the general waveform of the initialization,
configuration, and start-up states.
Configuration
The
ORCA Series FPGA functionality is determined by
the state of internal configuration RAM. This configura-
tion RAM can be loaded in a number of different
modes. In these configuration modes, the FPGA can
act as a master or a slave of other devices in the sys-
tem. The decision as to which configuration mode to
use is a system design issue. Configuration is dis-
cussed in detail, including the configuration data format
and the configuration modes used to load the configu-
ration data in the FPGA, following a description of the
start-up state.
5-4482(F)
Figure 50. Initialization/Configuration/Start-Up Waveforms
VDD
M[3:0]
CCLK
HDC
LDC
DONE
USER I/O
INTERNAL
RESET
(gsrn)
CONFIGURATION
OPERATION
INITIALIZATION
START-UP
RESET
PRGM
INIT
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PDF描述 |
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參數(shù)描述 |
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