參數(shù)資料
型號： OR3C80-5B600
元件分類： FPGA
英文描述： FPGA, 484 CLBS, 58000 GATES, PBGA600
封裝： BGA-600
文件頁數(shù)： 8/210頁
文件大?。?/td> 2138K
代理商： OR3C80-5B600
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
105
Timing Characteristics (continued)
* The RAM is written on the inactive clock edge following the active edge that latches the address, data, and control signals.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
The table shows worst-case delays. ORCA Foundry reports the delays for individual paths within a group of paths representing the same timing
parameter and may accurately report delays that are less than those listed.
Figure 65. Synchronous Memory Write Characteristics
Table 43. Synchronous Memory Write Characteristics
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Write Operation for RAM Mode:
Maximum Frequency
Clock Low Time
Clock High Time
Clock to Data Valid (CLK to F[6, 4, 2, 0])*
SMCLK_FRQ
SMCLKL_MPW
SMCLKH_MPW
MEM_DEL
151.00
6.77
3.79
—
10.00
197.00
4.97
2.77
—
7.14
266.00
3.49
1.90
—
4.91
MHz
ns
Write Operation Setup Time:
Address to Clock (CIN to CLK)
Address to Clock (DIN[7, 5, 3, 1] to CLK)
Data to Clock (DIN[6, 4, 2, 0] to CLK)
Write Enable (WREN) to Clock (ASWE to CLK)
Write-port Enable 0(WPE0) to Clock (CE to CLK)
Write-port Enable 1(WPE1) to Clock (LSR to CLK)
WA4_SET
WA_SET
WD_SET
WE_SET
WPE0_SET
WPE1_SET
1.25
0.72
0.02
0.18
2.25
2.79
—
0.99
0.52
0.06
0.16
1.69
2.13
—
0.78
0.45
0.12
0.15
1.21
1.58
—
ns
Write Operation Hold Time:
Address from Clock (CIN from CLK)
Address from Clock (DIN[7, 5, 3, 1] from CLK)
Data from Clock (DIN[6, 4, 2, 0] from CLK)
Write Enable (WREN) from Clock (ASWE from CLK)
Write-port Enable 0 (WPE0) from Clock (CE from CLK)
Write-port Enable 1 (WPE1) from Clock (LSR from CLK)
WA4_HLD
WA_HLD
WD_HLD
WE_HLD
WPE0_HLD
WPE1_HLD
0.00
0.59
0.03
0.00
—
0.00
0.42
0.00
—
0.00
0.29
0.00
—
ns
5-4621(F)
CLK
F[6, 4, 2, 0]
CIN, DIN[7, 5, 3, 1]
DIN[6, 4, 2, 0]
MEM_DEL
WA4_SET
ASWE (WREN)
CE (WPE0),
SMCLKH_MPW
WA4_HLD
WD_SET
WD_HLD
WE_SET
WE_HLD
WPE0_SET
WPE0_HLD
WA_SET
WA_HLD
WPE1_SET
WPE1_HLD
LSR (WPE1)
SMCLKH_MPW
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PDF描述
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