參數(shù)資料
型號： OR3C80-5B600
元件分類： FPGA
英文描述： FPGA, 484 CLBS, 58000 GATES, PBGA600
封裝： BGA-600
文件頁數(shù)： 15/210頁
文件大小： 2138K
代理商： OR3C80-5B600
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
111
Parameter
Symbol
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
PowerPC Interface Timing (TJ = 85 °C, VDD = min)
Transfer Start to Clock Setup (TS to CLK)
Transfer Start from Clock Hold (TS from CLK)
Transfer Acknowledge Delay (CLK to TA)
Burst Inhibit Delay (CLK to BIN)
Write Data Setup Time (data to CLK while MPI_STRB
low)
Write Data Hold Time (data from CLK while MPI_ACK
low)
Address Setup Time (addr to CLK while MPI_STRB low)
Address Hold Time (addr from CLK while MPI_ACK low)
Read/Write Setup Time (R/W to CLK while MPI_STRB
low)
Read/Write Hold Time (R/W from CLK while MPI_ACK
low)
Chip Select Setup Time (CS0, CS1 to CLK)
Chip Select Hold Time (CS0, CS1 from CLK)
User Address Delay (pad to UA[3:0])
User Read/Write Delay (pad to URDWR_DEL)
TS_SET
TS_HLD
TA_DEL
BI_DEL
WD_SET
WD_HLD
A_SET
A_HLD
RW_SET
RW_HLD
CS_SET
CS_HLD
UA_DEL
URDWR_DEL
2.0
0.0
—
0.0
2.0
0.0
—
2.0
0.0
—
0.0
2.0
0.0
—
1.8
0.0
—
0.0
1.8
0.0
—
9.3
—
2.6
5.4
1.6
0.0
—
0.0
1.6
0.0
—
8.0
—
2.1
4.2
ns
i960 Interface Timing (TJ = 85 °C, VDD = min)
Addr/Data Select to Clock Setup (ADS, R/W to CLK)
Addr/Data Select to Clock Hold (ADS from CLK)
Ready/Receive Delay (CLK to RDYRCV)
Write Data Setup Time (data to CLK)
Write Data Hold Time (data from CLK)
Address Setup Time (addr to ALE low)
Address Hold Time (addr from ALE low)
Byte Enable Setup Time (BE0, BE1 to ALE low)
Byte Enable Hold Time (BE0, BE1 from ALE low)
Read/Write Setup Time (R/W to CLK)
Read/Write Hold Time (R/W from CLK)
Chip Select Setup Time (CS0, CS1 to CLK)*
Chip Select Hold Time (CS0, CS1 from CLK)*
User Address Delay (CLK low to UA[3:0])
User Read/Write Delay (pad to URDWR_DEL)
ADSN_SET
ADSN_HLD
RDYRCV_DEL
WD_SET
WD_HLD
A_SET
A_HLD
BE_SET
BE_HLD
RW_SET
RW_HLD
CS_SET
CS_HLD
UA_DEL
URDWR_DEL
2.0
0.0
—
0.0
2.0
0.0
2.0
0.0
—
11.6
—
6.6
7.0
1.8
0.0
—
0.0
1.8
0.0
1.8
0.0
—
9.3
—
4.3
5.4
1.6
0.0
—
0.0
1.6
0.0
1.6
0.0
—
8.0
—
3.4
4.2
ns
*For user system flexibility, CS0 and CS1 may be set up to any one of the three rising clock edges, beginning with the rising clock edge when
MPI_STRB
is low. If both chip selects are valid and the setup time is met, the MPI will latch the chip select state, and CS0 and CS1 may go inac-
tive before the end of the read/write cycle.
Notes:
Shaded values are advance information and are valid for OR3Txxx devices only.
Read and write descriptions are referenced to the host microprocessor; e.g., a read is a read by the host (PowerPC, i960) from the FPGA.
Timing information for configuration via the MPI can be found in Table 63 and Table 64.
PowerPC and i960 timings to/from the clock are relative to the clock at the FPGA microprocessor interface clock pin (MPI_CLK).
Timing Characteristics (continued)
Special Function Blocks Timing
Table 48. Microprocessor Interface (MP I) Timing Characteristics (continued)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
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PDF描述
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