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參數(shù)資料
| 型號(hào)： | MX803A |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Audio Signaling Processor |
| 中文描述： | 音頻信號(hào)處理器 |
| 文件頁數(shù)： | 21/26頁 |
| 文件大?。?/td> | 225K |
| 代理商： | MX803A |
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Audio Signaling Processor
21
MX803A PRELIMINARY INFORMATION
1996 MX
COM, INC.
Tele: 800 638 5577 910 744 5050 Fax: 910 744 5054
Doc. # 20480122.003
Parameter
t
CSE
t
CSH
t
CSOFF
t
NXT
t
CK
t
CH
t
CL
t
CDS
t
CDH
t
RDS
t
RDH
t
HIZ
Min
2.0
Typ
Max
Unit
μ
s
Chip Select Low to First Serial Clock Rising Edge
Last Serial Clock Rising Edge to Chip Select High
4.0
μ
s
Chip Select High
2.0
μ
s
Command Data Inter-Byte Time
4.0
μ
s
Serial Clock Period
2.0
μ
s
Decoder or Encoder Clock High
500
ns
Decoder or Encoder Clock Low
500
ns
Command Data Set-Up Time
250
ns
Command Data Hold Time
0
ns
Reply Data Set-Up Time
250
ns
Reply Data Hold Time
50.0
ns
Chip Select High to Reply Data High - Z
2.0
μ
s
Table 11: Timing Information
Timing Information Notes
1. Command Data is transmitted to the peripheral MSB (bit 7) first, LSB (bit 0) last. Reply Data is read from the MX803A
MSB (bit 7) first, LSB (bit 0) last.
2. Data is clocked into the MX803A and into the
μ
C on the rising Serial Clock edge.
3. Loaded data instructions are acted upon at the end of each individual, loaded byte.
4. To allow for differing
μ
C serial interface formats, the MX803A will work with either polarity Serial Clock pulses.
t
t
t
t
t
t
t
CH
CK
CDH
RDH
RDS
CDS
CL
70% VDD
30% VDD
COMMAND DATA
SERIAL CLOCK
C)
REPLY DATA
Figure 9: Timing Relationship for C-BUS Information Transfer
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MX812 | VSR CODEC WITH DRAM CONTROL |
| MX812DW | VSR CODEC WITH DRAM CONTROL |
| MX812J | VSR CODEC WITH DRAM CONTROL |
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| MX88L284AEC | Highly integration chip for Flat Panel Display application |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MX803ALH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Audio Signaling Processor |
| MX803J | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:RF/Baseband Circuit |
| MX803LH | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:RF/Baseband Circuit |
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