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參數(shù)資料
| 型號： | MT47H128M8HV-187ELIT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, FBGA-60 |
| 文件頁數(shù)： | 31/133頁 |
| 文件大?。?/td> | 9170K |
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Figure 79: RESET Function
CKE
RTT
Bank address
High-Z
DM3
DQS3
High-Z
Address
A10
CK
CK#
tCL
Command
NOP2
PRE
All banks
Ta0
Don’t Care
Transitioning Data
tRPA
tCL
tCK
ODT
DQ3
High-Z
T = 400ns (MIN)
Tb0
READ
NOP2
T0
T1
T2
Col n
Bank a
tDELAY
1
DO
READ
NOP2
Col n
Bank b
High-Z
Unknown
RTT On
System
RESET
T3
T4
T5
Start of normal5
initialization
sequence
NOP2
Indicates a break in
time scale
4
tCKE (MIN)
DO
Notes: 1. VDD, VDDL, VDDQ, VTT, and VREF must be valid at all times.
2. Either NOP or DESELECT command may be applied.
3. DM represents DM for x4/x8 configuration and UDM, LDM for x16 configuration. DQS
represents DQS, DQS#, UDQS, UDQS#, LDQS, LDQS#, RDQS, and RDQS# for the appropri-
ate configuration (x4, x8, x16).
4. In certain cases where a READ cycle is interrupted, CKE going HIGH may result in the
completion of the burst.
5. Initialization timing is shown in Figure 42 (page 87).
1Gb: x4, x8, x16 DDR2 SDRAM
Reset
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
126
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT47H128M8HQ-187ELAT:E | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HV-25AT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25EIT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25EL | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25IT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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