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參數(shù)資料
| 型號： | MT312 |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 消費家電 |
| 英文描述： | Satellite Channel Decoder |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP80 |
| 封裝： | MQFP-80 |
| 文件頁數(shù)： | 52/90頁 |
| 文件大?。?/td> | 318K |
| 代理商： | MT312 |
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MT312
Automatic Gain Control
52
8 Automatic Gain Control
8.1 Automatic Gain Control Read/Write Registers
8.1.1 AGC Control. Register 39 (R/W)
B7:
Reserved.
Must be set low.
B6:
Reserved.
Must be set low.
B5-4:
AGC SD[1:0]
Sigma Delta clock decimation ratio related to system clock.
AGC control output is a pulse density modulated output created by a sigma-delta modulator. To reduce power
consumption this is not clocked at the full system clock rate. The frequency at which this is clocked is the
system clock divided by the decimation factor in Table 6.
B3-1:
AGC BW[2:0]
Front End AGC bandwidth (retain default value of 3).
B0:
AGC SL Analogue AGC slope
High = positive slope i.e. RF gain proportional to AGC voltage.
Low = negative slope i.e. RF gain inversely proportional to AGC voltage (default).
8.1.2 AGC REF Reference Value. Register 41 (R/W)
AGC REF[7:0]
The AGC loop control in MT312 is designed to bring the mean square value of the I signal (or the Q signal) at
the ADC output (prior to any digital
fi
ltering) to the value set by the AGC REF register.
NAME
ADR
B7
B6
B5
B4
B3
B2
B1
B0
Def
hex
AGC CTRL
39
Reserved
Reserved
AGC SD[1:0]
AGC BW[2:0]
AGC
SL
R/W
26
AGC SD[1:0]
Decimation
00
2
01
4
10
8
11
16
Table 4 - Sigma Delta clock decimation ratio programming
NAME
ADR
B7
B6
B5
B4
B3
B2
B1
B0
Def
hex
AGC REF
41
AGC REF[7:0] AGC reference level
R/W
67
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT312T-Y | 2x4mm Rectangular LED Lamps |
| MT3371BN | Wide Dynamic Range DTMF Receiver |
| MT3371BS | Wide Dynamic Range DTMF Receiver |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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