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參數資料
| 型號： | MSC7118VM1200 |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 38/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
| 標準包裝： | 90 |
| 系列： | StarCore |
| 類型： | 定點 |
| 接口： | 主機接口，I²C，UART |
| 時鐘速率： | 300MHz |
| 非易失內存： | ROM（8 kB） |
| 芯片上RAM： | 464kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 400-LFBGA |
| 供應商設備封裝： | 400-MAPBGA（17x17） |
| 包裝： | 托盤 |
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Hardware Design Considerations
MSC7118 Low-Cost 16-bit DSP with DDR Controller Data Sheet, Rev. 7
Freescale Semiconductor
43
3.2.2.3
Case 3
The power-up sequence is as follows:
1.
Turn on the VDDIO (3.3 V) supply first.
2.
Turn on the VDDC (1.2 V) supply second.
3.
Turn on the VDDM (2.5 V) and VREF (1.25 V) supplies simultaneously (third).
Note:
Make sure that the time interval between the ramp-up of VDDIO and VDDC is less than 10 ms.
The power-down sequence is as follows:
1.
Turn off the VDDM (2.5 V) and VREF (1.25 V) supplies simultaneously (first).
2.
Turn off the VDDC (1.2 V) supply second.
3.
Turn of the VDDIO (3.3 V) supply third (last).
Use the following guidelines:
Make sure that the time interval between the ramp-down for VDDIO and VDDC is less than 10 ms.
Make sure that the time interval between the ramp-up or ramp-down time for VDDC and VDDM is less than 10 ms for
power-up and power-down.
Refer to Figure 28 for relative timing for Case 3.
Figure 28. Voltage Sequencing Case 3
Time
V
o
lt
age
Ramp-down
Ramp-up
VDDIO = 3.3 V
VDDM = 2.5 V
VDDC = 1.2 V
VREF = 1.25 V
<10 ms
相關PDF資料 |
PDF描述 |
|---|---|
| MSC7118VF1200 | DSP 16BIT W/DDR CTRLR 400-MAPBGA |
| VI-24V-EU | CONVERTER MOD DC/DC 5.8V 200W |
| MIC384-0BM TR | IC SUPERVSR THERM LOC/REM 8SOIC |
| VI-213-EU | CONVERTER MOD DC/DC 24V 200W |
| TCJW686M006R0070 | CAP TANT 68UF 6.3V 20% 2312 |
相關代理商/技術參數 |
參數描述 |
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