參數(shù)資料
型號(hào)： MM912H634CM1AER2
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 165/349頁(yè)
文件大小： 0K
描述： IC 64KS12 LIN2XLS/HS ISENSE
標(biāo)準(zhǔn)包裝： 2,000
應(yīng)用： 自動(dòng)
核心處理器： HCS12
程序存儲(chǔ)器類型： 閃存（64 kB）
控制器系列： HCS12
RAM 容量： 6K x 8
接口： LIN
電源電壓： 5.5 V ~ 27 V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP 裸露焊盤
包裝： 帶卷 (TR)
供應(yīng)商設(shè)備封裝： 48-LQFP 裸露焊盤（7x7）
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MM912_634 Advance Information, Rev. 10.0
Freescale Semiconductor
247
NOTE
The Adaptive Oscillator Filter uses the VCO clock as a reference to continuously qualify the
external oscillator clock. Because of this, the PLL is always active and a valid PLL
configuration is required for the system to work properly. Furthermore, the Adaptive
Oscillator Filter is used to determine the status of the external oscillator (reflected in the
UPOSC bit). Since this function also relies on the VCO clock, loosing PLL lock status
(LOCK=0, except for entering Pseudo Stop mode) means loosing the oscillator status
information as well (UPOSC=0).
Table 345. CPMUFLG Field Descriptions
Field
Description
7
RTIF
Real Time Interrupt Flag
— RTIF is set to 1 at the end of the RTI period. This flag can only be cleared by writing a 1. Writing
a 0 has no effect. If enabled (RTIE=1), RTIF causes an interrupt request.
0
RTI timeout has not yet occurred.
1
RTI timeout has occurred.
6
PORF
Power on Reset Flag
— PORF is set to 1 when a power on reset occurs. This flag can only be cleared by writing a 1. Writing
a 0 has no effect.
0
Power on reset has not occurred.
1
Power on reset has occurred.
5
LVRF
Low Voltage Reset Flag
— LVRF is set to 1 when a low voltage reset occurs. This flag can only be cleared by writing a 1.
Writing a 0 has no effect.
0
Low voltage reset has not occurred.
1
Low voltage reset has occurred.
4
LOCKIF
PLL Lock Interrupt Flag
— LOCKIF is set to 1 when LOCK status bit changes. This flag can only be cleared by writing a 1.
Writing a 0 has no effect.If enabled (LOCKIE=1), LOCKIF causes an interrupt request.
0
No change in LOCK bit.
1
LOCK bit has changed.
3
LOCK
Lock Status Bit
— LOCK reflects the current state of PLL lock condition. Writes have no effect. While PLL is unlocked
(LOCK=0) fPLL is fVCO / 4 to protect the system from high core clock frequencies during the PLL stabilization time tlock.
0
VCOCLK is not within the desired tolerance of the target frequency. fPLL = fVCO/4.
1
VCOCLK is within the desired tolerance of the target frequency. fPLL = fVCO/(POSTDIV+1).
2
ILAF
Illegal Address Reset Flag
— ILAF is set to 1 when an illegal address reset occurs. Refer to MMC chapter for details. This
flag can only be cleared by writing a 1. Writing a 0 has no effect.
0
Illegal address reset has not occurred.
1
Illegal address reset has occurred.
1
OSCIF
Oscillator Interrupt Flag
— OSCIF is set to 1 when UPOSC status bit changes. This flag can only be cleared by writing a 1.
Writing a 0 has no effect.If enabled (OSCIE=1), OSCIF causes an interrupt request.
0
No change in UPOSC bit.
1
UPOSC bit has changed.
0
UPOSC
Oscillator Status Bit
— UPOSC reflects the status of the oscillator. Writes have no effect. While UPOSC=0 the OSCCLK
going to the MSCAN module is off. Entering Full Stop Mode UPOSC is cleared.
0
The oscillator is off or oscillation is not qualified by the PLL.
1
The oscillator is qualified by the PLL.
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