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參數(shù)資料
| 型號： | ML66Q517-NGA |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 25 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 137/424頁 |
| 文件大?。?/td> | 1922K |
| 代理商： | ML66Q517-NGA |
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ML66517 Family User’s Manual
Chapter 10
3-Phase PWM Function
10 – 7
(7) 3-phase output data setting register (OUT3R),
3-phase output data setting buffer register (OUT3BFR)
The 3-phase output data setting register (OUT3R) consists of 6 bits that set the output level of each 3-phase
PWM output pin when level output is set by the 3-phase output state setting register (OTST3R). This
register is double buffered with the 3-phase output data setting buffer register (OUT3BFR). The next value
desired to be output is set and stored in OUT3BFR.
Depending upon the setting of bit 4 (WOTSEL) of 3-phase PWM control register 0 (PW3CON0), when a
compare-match signal is generated from the compare out module of the capture/compare timer, or by
setting bit 3 (LDSWOTST) of the load switch register (LDSW) to “1”, the contents of OUT3BFR are
loaded into OUT3R.
If reset to “0”, low-level output is selected, and if set to “1”, high-level output is selected.
The following bits and pins correspond to each other: bit 0 (PWUDBF) and the PWMU pin, bit 1
(PWUBDBF) and the PWMUB pin, bit 2 (PWVDBF) and the PWMV pin, bit 3 (PWVBDBF) and the
PWMVB pin, bit 4 (PWWDBF) and the PWMW pin, and bit 5 (PWWBDBF) and the PWMWB pin.
However, in mode 1, bits 1, 3 and 5 are invalid. The inverted value of bit 0 is applied to the PWMUB pin,
the inverted value of bit 2 is applied to the PWMVB pin, and the inverted value of bit 4 is applied to the
PWMWB pin.
The program can read from and write to OUT3BFR. However, write operations to the upper 2 bits are
invalid. If read, the upper 2 bits are always “1”. OUT3R cannot be directly accessed. While the 3-phase
PWM counter (PW3C) is halted, the same value written to OUT3BFR will also be written to OUT3R.
When reset (
RES signal input, execution of a BRK instruction, overflow of the watchdog timer, opcode
trap), OUT3R and OUT3BFR become C0H.
Figure 10-4 shows the configuration of OUT3BFR.
Figure 10-4
OUT3BFR Configuration
0
1
PWMU pin: low-level output
PWMU pin: high-level output
0
1
PWMUB pin: low-level output
0
1
PWMV pin: low-level output
0
1
PWMVB pin: low-level output
0
1
PWMW pin: low-level output
0
1
7
1
6
1
5
0
4
0
3
0
2
0
1
0
OUT3BFR
At reset
Address: 00DD [H]
R/W access: R/W
“—” indicates a nonexistent bit.
When read, its value will be “1”.
PWWBDBF PWWDBF PWVBDBF
PWVDBF
PWUBDBF
PWUDBF
PWMUB pin: high-level output
PWMV pin: high-level output
PWMVB pin: high-level output
PWMW pin: high-level output
PWMWB pin: high-level output
PWMWB pin: low-level output
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