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參數(shù)資料
| 型號： | MDS213CG |
| 廠商： | ZARLINK SEMICONDUCTOR INC |
| 元件分類： | 網(wǎng)絡(luò)接口 |
| 英文描述： | 12-Port 10/100Mbps + 1Gbps Ethernet Switch |
| 中文描述： | DATACOM, LAN SWITCHING CIRCUIT, PBGA456 |
| 封裝： | 35 X 35 MM, 2.33 MM HEIGHT, MS-034, HSBGA-456 |
| 文件頁數(shù)： | 100/120頁 |
| 文件大?。?/td> | 1678K |
| 代理商： | MDS213CG |
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MDS213
Data Sheet
100
Zarlink Semiconductor Inc.
18.2.11.10 CPUIRRDY - Internal Ram Read Ready For CPU
Access:
Non-Zero-Wait-State, Direct Access,
Write/Read
Address:
h594
The Frame Engine sets this ready bit to notify the CPU that the requested data is ready to read.
31
Bit [0]
R_RDY
Data in Data registers is ready for CPU Read
Bit [31:1]
Reserved
18.2.11.11 LEDR- LED Register
Access:
Non-Zero-Wait-State,
Direct Access,
Write/Read
Address:
h598
Bit [7:0]
UDEF1
User defined information status 1 for debug purpose
Bit [15:8]
UDEF2
User defined information status 2 for debug purpose
Bit [23:16] UDEF3
User defined information status 3 for debug purpose
Bit [25:24] HT
Holding time for LED signal (Default=00)
00=8msec
01=16msec
10=32msec
11=64msec
Bit [27:26] LCLK
LED Clock frequency (Default=00)
00= 100M/8=12.5Mhz
01= 100M/16=6.25Mhz
10= 100M/32=3.125Mhz
11= 100M/64-1.5625Mhz
Bit [30:28] Reserve
Bit [31]
SS
Start Shift the status bits out from the master device.
This bit has no effect on the slave chip.
Note:
UDEF1-UDEF3 are used for debug purpose. The contents of UDEF1-3 are loaded by CPU and the usage of
these are up to software.
18.2.12 Ethernet MAC Port Control Registers
One set for each Ethernet MAC Port [12:0]
MII related controls applies to Port [1:0] only
Port 12 is always dedicated to GMAC
1 0
RD
Y
31 30
0
HT
SS
28 27 26 25 24 23
16 15
8 7
LCK
UDEF3
UDEF2
UDEF1
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