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參數(shù)資料
| 型號： | MD80C52TXXX-25SCD |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | 0.600 INCH, CERAMIC, DIP-40 |
| 文件頁數(shù)： | 73/395頁 |
| 文件大?。?/td> | 9022K |
| 代理商： | MD80C52TXXX-25SCD |
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ATmega64A [DATASHEET]
8160D–AVR–02/2013
Figure 21-1. USART Block Diagram
Note:
1. Refer to Figure 1-1 on page 2, Table 14-12 on page 77, and Table 14-15 on page 80 for USART pin placement.
The dashed boxes in the block diagram separate the three main parts of the USART (listed from the top): Clock
generator, Transmitter and Receiver. Control registers are shared by all units. The Clock Generation logic consists
of synchronization logic for external clock input used by synchronous slave operation, and the baud rate generator.
The XCK (Transfer Clock) pin is only used by synchronous transfer mode. The Transmitter consists of a single
write buffer, a serial Shift Register, Parity Generator and Control Logic for handling different serial frame formats.
The write buffer allows a continuous transfer of data without any delay between frames. The Receiver is the most
complex part of the USART module due to its clock and data recovery units. The recovery units are used for asyn-
chronous data reception. In addition to the recovery units, the Receiver includes a Parity Checker, Control Logic, a
Shift Register and a two level receive buffer (UDRn). The Receiver supports the same frame formats as the Trans-
mitter, and can detect Frame Error, Data OverRun and Parity Errors.
21.2.1
AVR USART vs. AVR UART – Compatibility
The USART is fully compatible with the AVR UART regarding:
Bit locations inside all USART Registers
Baud Rate Generation.
Transmitter Operation.
Transmit Buffer Functionality.
Receiver Operation.
However, the receive buffering has two improvements that will affect the compatibility in some special cases:
A second buffer register has been added. The two buffer registers operate as a circular FIFO buffer. Therefore
the UDRn must only be read once for each incoming data! More important is the fact that the error flags (FEn
and DORn) and the ninth data bit (RXB8n) are buffered with the data in the receive buffer. Therefore the status
PARITY
GENERATOR
UBRR[H:L]
UDR (Transmit)
UCSRA
UCSRB
UCSRC
BAUD RATE GENERATOR
TRANSMIT SHIFT REGISTER
RECEIVE SHIFT REGISTER
RxD
TxD
PIN
CONTROL
UDR (Receive)
PIN
CONTROL
XCK
DATA
RECOVERY
CLOCK
RECOVERY
PIN
CONTROL
TX
CONTROL
RX
CONTROL
PARITY
CHECKER
DATA
BUS
OSC
SYNC LOGIC
Clock Generator
Transmitter
Receiver
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MD80C52CXXX-12SHXXX | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
| MR80C52XXX-16P883 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, CQCC44 |
| MF280C51-12R | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, PQFP44 |
| M43C505F | 4-BIT, MROM, 2 MHz, MICROCONTROLLER |
| MQ80C32-20/883R | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MD80C86 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C862 | 制造商:Intel 功能描述:PROCESSOR:MICRO-PROCESSOR |
| MD80C86-2 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:CMOS 16-Bit Microprocessor |
| MD80C86-2/883 | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube 制造商:Rochester Electronics LLC 功能描述:CPU 16BILT 5V CMOS 8MHZ 40CDIP - Bulk |
| MD80C86-2/B | 制造商:Intersil Corporation 功能描述:MPU 16BIT CMOS 8MHZ 40CDIP - Rail/Tube |
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