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參數(shù)資料
| 型號： | MCF5327 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microprocessor Data Sheet |
| 中文描述： | 微處理器數(shù)據(jù)表 |
| 文件頁數(shù)： | 40/48頁 |
| 文件大?。?/td> | 922K |
| 代理商： | MCF5327 |
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MCF5329 ColdFire
Microprocessor Data Sheet, Rev. 0.1
Preliminary
Preliminary Electrical Characteristics
Freescale Semiconductor
40
5.16.2 MII Transmit Signal Timing (FEC_TXD[3:0], FEC_TXEN,
FEC_TXER, FEC_TXCLK)
Table 24
lists MII transmit channel timings.
The transmitter functions correctly up to a FEC_TXCLK maximum frequency of 25 MHz +1%. There is
no minimum frequency requirement. In addition, the processor clock frequency must exceed twice the
FEC_TXCLK frequency.
The transmit outputs (FEC_TXD[3:0], FEC_TXEN, FEC_TXER) can be programmed to transition from
either the rising or falling edge of FEC_TXCLK, and the timing is the same in either case. This options
allows the use of non-compliant MII PHYs.
Refer to the Ethernet chapter for details of this option and how to enable it.
Figure 27
shows MII transmit signal timings listed in
Table 24
.
Figure 27. MII Transmit Signal Timing Diagram
5.16.3 MII Async Inputs Signal Timing (FEC_CRS and FEC_COL)
Table 25
lists MII asynchronous inputs signal timing.
Figure 28
shows MII asynchronous input timings listed in
Table 25
.
Table 24. MII Transmit Signal Timing
Num
Characteristic
Min
Max
Unit
M5
FEC_TXCLK to FEC_TXD[3:0], FEC_TXEN, FEC_TXER invalid
5
—
ns
M6
FEC_TXCLK to FEC_TXD[3:0], FEC_TXEN, FEC_TXER valid
—
25
ns
M7
FEC_TXCLK pulse width high
35%
65%
FEC_TXCLK period
M8
FEC_TXCLK pulse width low
35%
65%
FEC_TXCLK period
Table 25. MII Async Inputs Signal Timing
Num
Characteristic
Min
Max
Unit
M9
FEC_CRS, FEC_COL minimum pulse width
1.5
—
FEC_TXCLK period
M6
FEC_TXCLK (input)
FEC_TXD[3:0] (outputs)
FEC_TXEN
FEC_TXER
M5
M7
M8
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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