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參數(shù)資料
| 型號： | MCF5275CVM133 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 133 MHz, RISC PROCESSOR, PBGA256 |
| 封裝： | MAPBGA-256 |
| 文件頁數(shù)： | 27/44頁 |
| 文件大?。?/td> | 1242K |
| 代理商： | MCF5275CVM133 |
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Preliminary Electrical Characteristics
MCF5275 Integrated Microprocessor Family Hardware Specification, Rev. 2
Preliminary—Subject to Change Without Notice
Freescale Semiconductor
33
8.11
Fast Ethernet AC Timing Specifications
MII signals use TTL signal levels compatible with devices operating at either 5.0 V or 3.3 V.
8.11.1
MII Receive Signal Timing (FECn_RXD[3:0], FECn_RXDV,
FECn_RXER, and FECn_RXCLK)
The receiver functions correctly up to a FECn_RXCLK maximum frequency of 25 MHz +1%. The
processor clock frequency must exceed twice the FECn_RXCLK frequency.
Table 18 lists MII receive channel timings.
Figure 16. MII Receive Signal Timing Diagram
8.11.2
MII Transmit Signal Timing (FECn_TXD[3:0], FECn_TXEN,
FECn_TXER, FECn_TXCLK)
Table 19 lists MII transmit channel timings.
The transmitter functions correctly up to a FECn_TXCLK maximum frequency of 25 MHz +1%. The
processor clock frequency must exceed twice the FECn_TXCLK frequency.
Table 18. MII Receive Signal Timing
Num
Characteristic
Min
Max
Unit
M1
FECn_RXD[3:0], FECn_RXDV, FECn_RXER to
FECn_RXCLK setup
5—
ns
M2
FECn_RXCLK to FECn_RXD[3:0], FECn_RXDV,
FECn_RXER hold
5—
ns
M3
FECn_RXCLK pulse width high
35%
65%
FECn_RXCLK
period
M4
FECn_RXCLK pulse width low
35%
65%
FECn_RXCLK
period
M1
M2
FECn_RXCLK (input)
FECn_RXD[3:0] (inputs)
FECn_RXDV
FECn_RXER
M3
M4
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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