
Index
MC68HC08AZ32
410
Index
MOTOROLA
IRQ/V
PP pin . . . . . . . . . . . . . . . . .15, 155, 159 triggering sensitivity . . . . . . . . . . . . . . .156 IRQ1/V
PP pin . . . . . . . . . . . . . . . . . . . . . . .147 IRST signal . . . . . . . . . . . . . . . . . . . . . . . . .74 K
KB
I/O register summary . . . . . . . . . . . . . .301 KBIE4-KBIE0
Keyboard interrupt enable bits . . . . . . .304 keyboard interrupt control register (KBICR). . .
Keyboard interrupt enable register (KBIER) . .
KEYF
Keyboard flag bit . . . . . . . . . . . . . . . . .303 L
L (VCO linear range multiplier) . . . . . . . . . .99 literature distribution centers . . . . . . . . . . .417 LOCK
PBWC . . . . . . . . . . . . . . . . . . . . . . . . .107 LOOPS bit (SCI loop mode select bit). . . .182 LVI
SRSR . . . . . . . . . . . . . . . . . . . . . . . . . . .90 LVI module . . . . . . . . . . . . . . . . . . . . . . . .153 LVI status register (LVISR) . . . . . . . .150, 152 LVI trip voltage . . . . . . . . . . . . . . . . . . . . .149 LVIOUT bit (LVI output bit) . . . . . . . .150, 152 LVIPWR
MORA . . . . . . . . . . . . . . . . . . . . . . . . .120 LVIPWR bit (LVI power enable bit) . . . . . .153 LVIRST
MORA . . . . . . . . . . . . . . . . . . . . . . . . .120 LVIRST bit ( LVI reset bit) . . . . . . . . . . . . .150 LVIRST bit (LVI reset enable bit). . . . . . . .153 M
M bit (SCI mode (character length) bit) . . 168, mask option
register A (MORA) . . . . . . . . . . . . . . . .120 register B (MORB) . . . . . . . . . . . . . . . .122 mask option register (MOR) . . . . . . . 148, 151 maximum ratings. . . . . . . . . . . . . . . . . . . . 378 memory characterisitcs . . . . . . . . . . . . . . . 388 memory map
msCAN08 . . . . . . . . . . . . . . . . . . . . . . 354 MODE1 bit (IRQ edge/level select bit) . . 156, MODEK
Keyboard triggering sensitivity bit . . . . 304 MODF bit (SPI mode fault bit) . . . . . . . . . . 227 monitor commands
IREAD . . . . . . . . . . . . . . . . . . . . . . . . . 138 IWRITE . . . . . . . . . . . . . . . . . . . . . . . . 138 READ. . . . . . . . . . . . . . . . . . . . . . . . . . 137 READSP . . . . . . . . . . . . . . . . . . . . . . . 139 RUN. . . . . . . . . . . . . . . . . . . . . . . . . . . 139 WRITE . . . . . . . . . . . . . . . . . . . . . . . . . 137 monitor mode . . . . . . . . . . . . . . . . . . 126, 147 alternate vector addresses . . . . . . . . . 134 baud rate . . . . . . . . . . . . . . . . . . . . . . . 132 commands . . . . . . . . . . . . . . . . . . . . . . 132 echoing . . . . . . . . . . . . . . . . . . . . . . . . 136 EPROM/OTPROM programming . . . . 132 monitor ROM
size . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 MORA
COP disable bit (COPD) . . . . . . . . . . . 121 COP rate select (COPRS) . . . . . . . . . . 121 LVI power enable bit (LVIPWR). . . . . . 120 LVI reset enable bit (LVIRST) . . . . . . . 120 ROM security bit (SEC) . . . . . . . . . . . . 120 short stop recovery bit (SSREC) . . . . . 121 STOP enable bit (STOP) . . . . . . . . . . . 121 MORB
EEPROM security enable bit (EESEC)
122msCAN08
bus timing register 0 (CBTR0) . . . . . . . 364 bus timing register 1 (CBTR1) . . . . . . . 365 clock system . . . . . . . . . . . . . . . . . . . . 351 control register structure . . . . . . . . . . . 360 CPU WAIT mode . . . . . . . . . . . . . . . . . 350 Data length register (DLR). . . . . . . . . . 358 Data segment registers (DSRn) . . . . . 358