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參數(shù)資料
| 型號(hào)： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 258/283頁(yè) |
| 文件大?。?/td> | 1602K |
| 代理商： | MC68322FT16 |
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System Integration Module
MOTOROLA
MC68322 USER’S MANUAL
6-3
The CSR’s base address field contains the chip-select bank’s address and allows each bank
to be programmed anywhere in the 256M range of the memory map. The bits in the base
address field correspond to bits 27–18 of the chip-select bank’s starting address.
At reset, CSR7–CSR1 are disabled. The base address of CSR0 is set to zero so the core
can fetch the reset vector. CSR0 should be connected to ROMs containing the startup code
and is enabled with a size of 8M on power-up. The programmable parameters should
provide setup and hold times for data to the core. The read data is latched on the rising edge
of the RD signal for any cycle with RHLD different than zero. If RHLD is equal to zero, the
read data must be set up by the rising edge of the CSx signal that negates half of CLK1
before the RD signal. On power-up, CSR0’s WSET and RSET fields are also set to zero and
the write and read ACC and HLD fields will be at their maximum. Be aware that the software
must program the chip-select parameters for banks 7–1 before using them.
A chip-select bank can be individually located anywhere in the 256M range of the memory
map and can overlap with DRAM or other chip-select banks. In case of an address overlap,
all memory-mapped registers have priority over chip-select banks. Likewise, chip-select
banks have priority over DRAM banks and lower numbered chip-select banks have priority
over higher numbered chip-select banks. For example, CSB0 has a higher priority than
CSB7. There are two additional timing registers accessed by the core—chip-select DMA
timing register and chip-select recovery register. Figure 6-2 illustrates these two registers.
Figure 6-2. Chip-Select DMA Timing and Recovery Registers
The chip-select DMA timing register (CSDTR) is a dedicated register that provides access
timing parameters to the chip-select bank accessed by the general-purpose DMA (GDMA)
during DMA transfers. These timing fields function in a similar manner as those in the upper
word portion of a CSR. However, the normal timing parameters for the bank are not used
when the bank is accessed by the GDMA. See Section 8 DMA Interface for more details.
Table 6-1. Size Field Encoding
ENCODING
BANK SIZE
ENCODING
BANK SIZE
0
Disabled
5
4M
1
256K
6
8M
2
512K
7
16M
3
1M
8
32M
4
2M
9
64M
15
14
13
12
11
10
98765432
1
0
15
14
13
12
11
10
98765432
1
0
00FFF082
REC
RESERVED
RECOVERY SELECT
00FFF080
WSET
WACC
RACC
CSDTR
CSRR
WHLD
RSET
RHLD
F
re
e
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
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