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參數(shù)資料
| 型號(hào)： | MC68322FT16 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 16.667 MHz, RISC PROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 139/283頁(yè) |
| 文件大小： | 1602K |
| 代理商： | MC68322FT16 |
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Electrical and Thermal Characteristics
14-14
MC68322 USER’S MANUAL
MOTOROLA
14.4.5 Print Engine Interface Timing
NUM
CHARACTERISTIC
MIN
MAX
UNIT
29
CCLK Period 1
16
—
CLK2s
30
CCLK Pulse Width 1
8
—
CLK2s
31
CCLK, CMD/STS, SBSY, STS Asynchronous Input Hold after CLK2 2
5—
ns
32
CCLK, CBSY, CMD/STS Valid from CLK2
2
20
ns
33
CCLK, CBSY, CMD/STS Driven from CLK2
2
20
ns
34
CCLK, CBSY, CMD/STS High Impedance from CLK2
2
20
ns
Frequency of Operation
1
× Mode
PLL Mode
—
25
80
MHz
35
VCLK Period
1
× Mode
PLL Mode
40
12.5
—
ns
36,37
VCLK Pulse Width
1
× Mode
PLL Mode
8
4
—
ns
38, 39
VCLK Rise and Fall Times
1
× Mode
PLL Mode
—
8
ns
40
FSYNC, LSYNC Asynchronous Input Hold after VCLK 3 4
1
× Mode (FSYNC only)
PLL Mode
5
—
ns
41
LSYNC Setup before VCLK 5 6
5—
ns
42
LSYNC Hold after VCLK 5 6
5—
ns
43
FSYNC, LSYNC Pulse Width 6
1
× Mode
PLL Mode
2
—
dots
44
PRINT Valid from CLK2
220
ns
NOTES:
1.
Applies only when CCLK is configured as an input.
2.
CCLK and CMD/STS when congured as inputs, and SBSY and STS, are asynchronous inputs and are synchronized internally by
the MC68322. They require no setup or hold time in order to be recognized for proper operation. However, to guarantee recognition
of an input at a certain edge of CLK2, the input must satisfy the hold requirement.
3.
FSYNC (in 1
× or PLL mode) and LSYNC (in PLL mode only) are asynchronous inputs and are synchronized internally by the
MC68322. They require no setup or hold time to be recognized for proper operation. However, to guarantee recognition of an input
at a certain edge of CLK2, the input must satisfy the hold requirement.
4.
The specication is relative to the edge of VCLK selected by the VCP bit in the PVCCR.
5.
LSYNC is a synchronous input when the PVC operates in 1
× mode.
6.
The minimum pulse widths for FSYNC and LSYNC depend on the video dot rate, and is specied in video dot periods (dots). In 1
×
mode, the video dot period is equal to the VCLK period. In PLL mode, the video dot period is determined by the VCLK period and
the conguration of the PLL.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MC68331CFC25B1 | 32-BIT, 25 MHz, MICROCONTROLLER, PQFP132 |
| MC68331CPV16B1 | 32-BIT, 16 MHz, MICROCONTROLLER, PQFP144 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MC68328P | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Portable System Processor-DragonBall |
| MC68328UM | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Portable System Processor-DragonBall |
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