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參數(shù)資料
| 型號： | MB91F249PFV-GSE1 |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, 1.70 MM HEIGHT, 0.50 MM PITCH, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 64/84頁 |
| 文件大?。?/td> | 2105K |
| 代理商： | MB91F249PFV-GSE1 |
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MB91245/S Series
DS07-16803-3E
67
(5) Normal Bus Access : Read/Write Operation
(VCC
= 4.0 V to 5.5 V, VSS = AVSS = 0 V, TA = 0 °C to + 70 °C)
*1 : If the bus is expanded by automatic wait insertion or RDY input, add time (tCYC
× the number of expanded
cycles) to the rated value.
*2 : The ratings are based on conditions with “gear cycle
× 1”. If the gear cycle is set to 1/2 to 1/16, perform
calculation by substituting the corresponding value for “n” in the following formula.
Parameter
Symbol
Pin name
Condition
Value
Unit
Remarks
Min
Max
CS0 to CS3 setup
tCSLCH
SYSCLK
CS0 to CS3
AWRxL :
W02
= 0
3
ns
tCSDLCH
AWRxL :
W02
= 1
8
ns
CS0 to CS3 hold
tCHCSH
3tCYC
/ 2 + 25
ns
Address setup
tASCH
SYSCLK
A00 to A15
3
ns
tASWL
WR0, WR1
A00 to A15
3
ns
tASRL
RD
A00 to A15
3
ns
Address hold
tCHAX
SYSCLK
A00 to A15
3tCYC
/ 2 + 25
ns
tWHAX
WR0, WR1
A00 to A15
3
ns
tRHAX
RD
A00 to A15
3
ns
Valid address
→
valid data input time
tAVDV
A00 to A15
D00 to D15
3
/ 2 × tCYC +
45
ns
*1, *2
WR0, WR1 delay time
tCHWL
SYSCLK
WR0, WR1
8ns
WR0, WR1 delay time
tCHWH
8ns
WR0, WR1 minimum
pulse width
tWLWH
WR0, WR1
tCYC
5
ns
WR0, WR1
↑→
data hold time
tWHDX
D00 to D15
3
ns
RD delay time
tCHRL
SYSCLK
RD
6ns
RD delay time
tCHRH
6ns
RD
↓ →
valid data input time
tRLDV
RD
D00 to D15
tCYC
30
ns
*1
Data setup
→ RD ↑ time
tDSRH
20
ns
RD
↑ →
data hold time
tRHDX
0
ns
RD minimum pulse width
tRLRH
RD
tCYC
5
ns
AS setup
tASLCH
SYSCLK
AS
3
ns
AS hold
tCHASH
3tCYC
/ 2 + 25
ns
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PDF描述 |
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