參數(shù)資料
型號： M69030
元件分類： 圖形處理器
英文描述： GRAPHICS PROCESSOR, PBGA278
文件頁數(shù)： 273/387頁
文件大?。?/td> 2678K
代理商： M69030
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B-4
Clock Generation
`efmp69030 Databook
Revision 1.3 11/24/99
Programming Constraints
The programmer must be aware of the following five programming constraints:
1 MHz
≤ FREF ≤ 83 MHz
150 KHz
≤ FREF /(N) ≤ 5 MHz
100 MHz
≤ FVCO ≤ 220 MHz
3
≤ M ≤ 257
3
≤ N ≤ 257
The constraints have to do with trade-offs between optimum speed with lowest noise, VCO stability and
factors affecting the loop equation.
The value of FVCO must remain between 100 MHz and 220 MHz inclusive. Therefore, for output frequencies
below 100 MHz, FVCO must be brought into range by using the post-VCO Divisor.
To avoid crosstalk between the VCOs, the VCO frequencies should not be within 0.5% of each other nor
should their harmonics be within 0.5% of the other’s fundamental frequency.
The graphics controller’s clock synthesizers will seek the new frequency as soon as it is loaded following a
write to the control register. Any change in the post-divisor will take affect immediately. There is also the
consideration of changing from a low frequency VCO value with a post-divide
÷1 (e.g., 100 MHz) to a high
frequency
÷ 4 (e.g., 220 MHz). Although the beginning and ending frequencies are close together, the
intermediate frequencies may cause the graphics controller to fail in some environments. In this example,
there will be a short-lived time during which the output frequency will be approximately 12.5 MHz. The
graphics controller provides the mux for MCLK so it can select the fixed frequency (25.175 MHz) before
programming a new frequency. Because of this, the bus interface may not function correctly if the MCLK
frequency falls below a certain value. Register and memory accesses synchronized to MCLK may be too
slow and violate the bus timing causing a watchdog timer error.
Programming Example
The following is an example of the calculations which are performed.
Derive the proper programming word for a 25.175 MHz output frequency using a 14.31818 MHz reference
frequency.
Since 25.175 MHz < 100 MHz, quadruple it to 100.70 MHz to get FVCO in its valid range.
Set the post divide (PD) divide by 4.
Video Loop Divisor Selector (VLD) = 1
The result:
FVCO = 100.70 = (14.31818 x M/N)
M/N = 7.0330
Several choices for M and N are available:
Choose (M, N) = (211, 30) for best accuracy.
Therefore M is less than 255 and VLD = 1, P = 4.
M
N
FVCO
Error
211
30
100.70
-0.00005
204
29
100.72
+0.00021
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M690SDM-R03 功能描述:時(shí)鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
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