參數(shù)資料
型號： M69030
元件分類： 圖形處理器
英文描述： GRAPHICS PROCESSOR, PBGA278
文件頁數(shù)： 150/387頁
文件大?。?/td> 2678K
代理商： M69030
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Extension Registers
14-53
`efmp69030 Databook
Revision 1.3 11/24/99
XRCF
Clock Configuration Register
read/write at I/O address 3D7h with index at I/O address 3D6h set to CFh
shared by both pipelines A and B
Note: The default values of some of the bits of this register are determined by the settings of some of the
strapping pins at reset.
7-4
Reserved
These bits always return the value of 0 when read.
3
Power Sequencing Reference Clock Select
0: The clock used to time the steps of panel powerdown or powerup is the reference input
clock divided by 384. Presuming that the reference clock is the usual 14.31818MHz, the
frequency resulting from this division should be 37.5KHz. This is the default after reset.
1: The clock used to time the steps of panel powerdown or powerup is the 32KHz clock
provided as an input on one of the GPIO pins. This same clock is usually also used to
provide a time base for memory refreshes during standby mode.
2
Dot Clock Source
0: An external clock source received through the DCLKIN pin is used to provide the dot
clock. All three of the synthesizers otherwise used to generate the three selectable dot
clocks are disabled.
1: The three synthesizers used to generate the three selectable dot clocks are enabled.
Note: The default state of this bit reflects the state of pin CFG_4 during reset. The state
of pin CFG_4 during reset is also readable via bit 4 of the Configuration Pins 0 Register
(XR70). Bit 4 of XR70 is read-only, while this bit is writable, allowing the source of the dot
clock to be changed after reset.
1
Memory Clock Source
0: An external clock source is used to provide the memory clock. The synthesizer
otherwise used to generate the memory clock is disabled. The graphics controller is
configured to receive this external clock source on either one of two pins depending on the
state of pin CFG_4 during reset. If CFG_4 was pulled low by an external pull-down resistor
during reset, then the graphics controller will be configured to receive the external clock on
the MCLKIN pin. If CFG_4 was allowed to be pulled high by the internal pull-up resistor
during reset, then the graphics controller is configured to receive the MCLK/DCLK from the
internal clock synthesizer.
1: The synthesizer used to generate memory clock is enabled.
Note: The default state of this bit reflects the state of pin CFG_4 during reset. The state
of pin CFG_4 during reset is also readable via bit 4 of the Configuration Pins 0 Register
(XR70). Bit 4 of XR70 is read-only, while this bit is writable, allowing the source of the
memory clock to be changed after reset.
0
Reserved
This bit always returns the value of 0 when read.
76543
210
A
&
B
Reserved
(0000)
Power Seq
Ref Clock
(0)
Dot Clock
Source
(x)
Mem Clk
Source
(x)
Reserved
(0)
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PDF描述
MA4T85633 C BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR
MA4T85600 Si, RF POWER TRANSISTOR
MA4T85635 C BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR
MAT-02NBC 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR
MAT-02NBCG 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR
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參數(shù)描述
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M690SDM-R02 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 VCSO RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
M690SDM-R03 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
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