參數(shù)資料
型號： M69030
元件分類： 圖形處理器
英文描述： GRAPHICS PROCESSOR, PBGA278
文件頁數(shù)： 184/387頁
文件大小： 2678K
代理商： M69030
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15-26
Flat Panel Registers
`efmp69030 Databook
Revision 1.3 11/24/99
FR1A
STN-DD Buffering Control Register
read/write at I/O address 3D1h with index at I/O address 3D0h set to 1Ah
shadowed only for pipeline A
7-2
Reserved (Writable)
These bits should always be set to the value of 0.
1
STN-DD Frame Acceleration Enable
Enabling STN-DD frame acceleration doubles the screen refresh rate on an attached STN-
DD panel relative to an attached CRT (each CRT frame corresponds to two STN-DD panel
frames). The required memory bandwidth does not increase. In the simultaneous display
mode, if the CRT refresh rate is 60Hz, the STN-DD panel refresh rate is 120Hz when STN-
DD frame acceleration is enabled. Under the same conditions, the STN-DD panel refresh
rate is 60Hz when STN-DD frame acceleration is disabled. Usually, STN-DD panels
display higher quality images when STN-DD frame acceleration is enabled. If STN-DD
frame acceleration is disabled, then the STN-DD buffer must be large enough to hold an
entire frame consisting of 3-bits per pixel organized as 10 pixels per 32-bit Dword. With
STN-DD frame acceleration enabled, the required STN-DD buffer size is half this amount
(only half a frame need be stored).
0
STN-DD Buffering Enable
0: Disables STN-DD buffering. This is the default after reset.
1: Enables STN-DD buffering.
STN-DD buffering is required for STN-DD panel operation. For STN-SS panel operation,
STN-DD buffering is not required so this bit must be set to 0.
FR1E
M (ACDCLK) Control Register
read/write at I/O address 3D1h with index at I/O address 3D0h set to 1Eh
shadowed only for pipeline A
7
M (ACDCLK) Control
0: The M (ACDCLK) phase changes depending on bits 0-6 of this register
1: The M (ACDCLK) phase changes every frame if the frame accelerator is not used. If
the frame accelerator is used, the M (ACDCLK) phase changes every other frame.
This register is used only in flat panel mode.
6-0
M (ACDCLK) Count (ACDCNT)
These bits define the number of HSyncs between adjacent phase changes on the M
(ACDCLK) output. These bits are effective only when bit 7 = 0 and the contents of this
register are greater than 2.
Programmed Value = Actual Value - 2
76543
210
A
Reserved (Writable)
(0000:00)
Frame Accel
Enable
(0)
Buffering
Enable
(0)
B
not shadowed for this pipeline
76543
210
A
ACDCLK
Control
M(ACDCLK) Count (ACDCNT)
B
not shadowed for this pipeline
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PDF描述
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MA4T85635 C BAND, Si, NPN, RF SMALL SIGNAL TRANSISTOR
MAT-02NBC 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR
MAT-02NBCG 20 mA, 40 V, 2 CHANNEL, NPN, Si, SMALL SIGNAL TRANSISTOR
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參數(shù)描述
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M690SDM 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SIGE SINGLE FREQUENCY VCSO
M690SDM-R01 功能描述:時鐘合成器/抖動清除器 VCSO RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
M690SDM-R02 功能描述:時鐘合成器/抖動清除器 VCSO RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
M690SDM-R03 功能描述:時鐘合成器/抖動清除器 RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
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