參數(shù)資料
型號： LFXP2-17E-7F484C
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 420 MHz, PBGA484
封裝： 23 X 23 MM, FPBGA-484
文件頁數(shù)： 59/92頁
文件大?。?/td> 1701K
代理商： LFXP2-17E-7F484C
3-18
DC and Switching Characteristics
Lattice Semiconductor
LatticeXP2 Family Data Sheet
tH_DELPLL
Clock to Data Hold - PIO Input
Register with Input Data Delay
XP2-5
0.00
—
0.00
—
0.00
—
ns
XP2-8
0.00
—
0.00
—
0.00
—
ns
XP2-17
0.00
—
0.00
—
0.00
—
ns
XP2-30
0.00
—
0.00
—
0.00
—
ns
XP2-40
0.00
—
0.00
—
0.00
—
ns
DDR
2 and DDR23 I/O Pin Parameters
tDVADQ
Data Valid After DQS
(DDR Read)
XP2
—
0.29
—
0.29
—
0.29
UI
tDVEDQ
Data Hold After DQS
(DDR Read)
XP2
0.71
—
0.71
—
0.71
—
UI
tDQVBS
Data Valid Before DQS
XP2
0.25
—
0.25
—
0.25
—
UI
tDQVAS
Data Valid After DQS
XP2
0.25
—
0.25
—
0.25
—
UI
fMAX_DDR
DDR Clock Frequency
XP2
95
200
95
166
95
133
MHz
fMAX_DDR2
DDR Clock Frequency
XP2
133
200
133
200
133
166
MHz
Primary Clock
fMAX_PRI
Frequency for Primary Clock
Tree
XP2
—420
—357
—311
MHz
tW_PRI
Clock Pulse Width for Primary
Clock
XP2
1—1—1—
ns
tSKEW_PRI
Primary Clock Skew Within a
Bank
XP2
—160
ps
Edge Clock (ECLK1 and ECLK2)
fMAX_ECLK
Frequency for Edge Clock
XP2
—
420
—
357
—
311
MHz
tW_ECLK
Clock Pulse Width for Edge
Clock
XP2
1—1—1—
ns
tSKEW_ECLK
Edge Clock Skew Within an
Edge of the Device
XP2
—130
ps
1. General timing numbers based on LVCMOS 2.5, 12mA, 0pf load.
2. DDR timing numbers based on SSTL25.
3. DDR2 timing numbers based on SSTL18.
Timing v. A 0.12
LatticeXP2 External Switching Characteristics (Continued)
Over Recommended Operating Conditions
Parameter
Description
Device
-7
-6
-5
Units
Min.
Max.
Min.
Max.
Min.
Max.
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PDF描述
LFXP20E-3FN484C
LFXP20E-5FN484C
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