參數(shù)資料
型號： LFSCM3GA80EP1-6FCN1704C
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 308 CLBS, 80000 GATES, 1000 MHz, CBGA1704
封裝： 42.5 X 42.5 MM, LEAD FREE, CERAMIC, FCBGA-1704
文件頁數(shù)： 202/243頁
文件大小： 2674K
代理商： LFSCM3GA80EP1-6FCN1704C
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁當前第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁
3-17
DC and Switching Characteristics
Lattice Semiconductor
LatticeSC/M Family Data Sheet
LatticeSC/M Internal Timing Parameters
1
Over Recommended Commercial Operating Conditions at VCC = 1.2V +/- 5%
Parameter
Symbol
Description
-7
-6
-5
Units
Min.
Max.
Min.
Max.
Min.
Max.
PFU Logic Mode Timing
tLUT4_PFU
CTOF_DEL
LUT4 delay (A to D inputs to F output)
—
0.045
—
0.050
—
0.054
ns
tLUT5_PFU
MTOOFX_DEL
LUT5 delay (inputs to output)
—
0.152
—
0.172
—
0.192
ns
tLSR_PFU
LSR_DEL
Set/Reset to output (asynchronous)
—
0.378
—
0.426
—
0.474
ns
tSUM_PFU
M_SET
Clock to Mux (M0,M1) input setup
time
0.113
—
0.131
—
0.148
—
ns
tHM_PFU
M_HLD
Clock to Mux (M0,M1) input hold time -0.041
—
-0.046
—
-0.052
—
ns
tSUD_PFU
DIN_SET
Clock to D input setup time
0.072
—
0.083
—
0.094
—
ns
tHD_PFU
DIN_HLD
Clock to D input hold time
-0.028
—
-0.032
—
-0.035
—
ns
tCK2Q_PFU
REG_DEL
Clock to Q delay, D-type register
configuration
—
0.224
—
0.252
—
0.279
ns
tLE2Q_PFU
LTCH_DEL
Clock to Q delay latch configuration
—
0.294
—
0.331
—
0.367
ns
tLD2Q_PFU
TLTCH_DEL
D to Q throughput delay when latch is
enabled
—
0.300
—
0.338
—
0.376
ns
PFU Memory Mode Timing
tCORAM_PFU
CLKTOF_DEL
Clock to Output
—
0.575
—
0.649
—
0.724
ns
tSUDATA_PFU DIN_SET
Data Setup Time
-0.024
—
-0.026
—
-0.027
—
ns
tHDATA_PFU
DIN_HLD
Data Hold Time
0.075
—
0.084
—
0.094
—
ns
tSUADDR_PFU WAD_SET
Address Setup Time
-0.176
—
-0.196
—
-0.215
—
ns
tHADDR_PFU
WAD_HLD
Address Hold Time
0.110
—
0.124
—
0.138
—
ns
tSUWREN_PFU WE_SET
Write/Read Enable Setup Time
0.014
—
0.019
—
0.024
—
ns
tHWREN_PFU WE_HLD
Write/Read Enable Hold Time
0.078
—
0.086
—
0.094
—
ns
PIC Timing
PIO Input/Output Buffer Timing
tIN_PIO
IN_DEL
Input Buffer Delay(LVCMOS25)
—
0.578
—
0.661
—
0.744
ns
tOUT_PIO
DOPADI_DEL
Output Buffer Delay(LVCMOS25)
—
2.712
—
3.027
—
3.395
ns
tSUI_PIO
DIN_SET
Input Register Setup Time (Data
Before Clock)
0.277
—
0.312
—
0.348
—
ns
tHI_PIO
DIN_HLD
Input Register Hold Time (Data after
Clock)
-0.267
—
-0.306
—
-0.345
—
ns
tCOO_PIO
CK_DEL
Output Register Clock to Output
Delay
—
0.513
—
0.571
—
0.639
ns
tSUCE_PIO
CE_SET
Input Register Clock Enable Setup
Time
—
0.000
—
0.000
—
0.000
ns
tHCE_PIO
CE_HLD
Input Register Clock Enable Hold
Time
—
0.129
—
0.145
—
0.161
ns
tSULSR_PIO
LSR_SET
Set/Reset Setup Time
0.057
—
0.060
—
0.063
—
ns
tHLSR_PIO
LSR_HLD
Set/Reset Hold Time
-0.151
—
-0.159
—
-0.169
—
ns
tLE2Q_PIO
CK_DEL
Input Register Clock to Q delay latch
configuration
—
0.335
—
0.372
—
0.410
ns
tLD2Q_PIO
DIN_DEL
Input Register D to Q throughput
delay when latch is enabled
—
0.578
—
0.647
—
0.717
ns
相關PDF資料
PDF描述
LFSC3GA15E-6FN256I
LFSCM3GA40EP1-5FFN1020I
LFXP2-40E-6FN484I
LFXP2-17E-7F484C
LFXP20E-3FN484C
相關代理商/技術參數(shù)
參數(shù)描述
LFSCM3GA80EP1-6FCN1704I 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 904 I/O MACOSERDES 1.2V -6I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSCM3GA80EP1-6FF1152C 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 660 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSCM3GA80EP1-6FF1152I 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 660 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSCM3GA80EP1-6FF1704C 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 904 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
LFSCM3GA80EP1-6FF1704I 功能描述:FPGA - 現(xiàn)場可編程門陣列 80.1K LUTs 904 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*