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參數資料
| 型號： | LFSCM3GA80EP1-6FCN1704C |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 308 CLBS, 80000 GATES, 1000 MHz, CBGA1704 |
| 封裝： | 42.5 X 42.5 MM, LEAD FREE, CERAMIC, FCBGA-1704 |
| 文件頁數： | 164/243頁 |
| 文件大?。?/td> | 2674K |
| 代理商： | LFSCM3GA80EP1-6FCN1704C |
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2-23
Architecture
Lattice Semiconductor
LatticeSC/M Family Data Sheet
Table 2-6. Input/Output/Tristate Gearing Resource Rules
Control Logic Block
The control logic block allows the modification of control signals selected by the routing before they are used in the
PIO. It can optionally invert all signals passing through it except the Global Set/Reset. Global Set/Reset can be
enabled or disabled. It can route either the edge clock or the clock to the high-speed clock nets. The clock provided
to the PIO by routing is used as the slow-speed clocks. In addition this block contains delays that can be inserted in
the clock nets to enable Lattice’s unique cycle boosting capability.
Update Block
The update block is used to generate the POS update and NEG update signals used by the DDR/Shift register
blocks within the PIO. Note the update block is only required in shift modes. This is required in order to do the high
speed to low speed handoff. One of these update signals is also selected and output from the PIC as the signal
UPDATE. It consists of a shift chain that operates off either the high-speed input or output clock. The values of each
register in the chain are set or reset depending on the desired mode of operation. The set/reset signal is generated
from either the edge reset ELSR or the local reset LSR. These signals are optionally inverted by the Control Logic
Block and provided to the update block as ELSRUP and LSRUP. The Lattice design tools automatically configure
and connect the update block when one of the DDR or shift register primitives is used.
Figure 2-25. Update Block
PURESPEED I/O Buffer
Each I/O is associated with a flexible buffer referred to as PURESPEED I/O buffer. These buffers are arranged
around the periphery of the device in seven groups referred to as Banks. The PURESPEED I/O buffers allow users
to implement the wide variety of standards that are found in today’s systems including LVCMOS, SSTL, HSTL,
LVDS and LVPECL. The availability of programmable on-chip termination for both input and output use, further
enhances the utility of these buffers.
PIO
Input/Output Logic
Tri-State/Bidi
x1
x2
x4
x1
x2/x4
A
N/A
B
No I/O Logic No I/O Logic
N/A
C
No I/O Logic
N/A
D
No I/O Logic No I/O Logic
N/A
Note: Pin can still be used without I/O logic.
POS Update
NEG Update
HCLKUP
ESLRUP
LSRUP
LCLKUP
UPDATE
÷1/2/4
相關PDF資料 |
PDF描述 |
|---|---|
| LFSC3GA15E-6FN256I | |
| LFSCM3GA40EP1-5FFN1020I | |
| LFXP2-40E-6FN484I | |
| LFXP2-17E-7F484C | |
| LFXP20E-3FN484C | |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| LFSCM3GA80EP1-6FF1152C | 功能描述:FPGA - 現場可編程門陣列 80.1K LUTs 660 I/O MACO SERDES1.2V -6SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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