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參數(shù)資料
| 型號： | LFSCM3GA40EP1-5FFN1020I |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 216 CLBS, 40000 GATES, 1000 MHz, PBGA1020 |
| 封裝： | 33 X 33 MM, LEAD FREE, FCBGA-1020 |
| 文件頁數(shù)： | 221/243頁 |
| 文件大?。?/td> | 2674K |
| 代理商： | LFSCM3GA40EP1-5FFN1020I |
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4-5
Pinout Information
Lattice Semiconductor
LatticeSC/M Family Data Sheet
MPI_STRBN
I
Driven active low indicates the start of a transaction on the PowerPC
bus. MPI will strobe the address bus at next rising edge of clock.
MPI_ADDR[31:14]
I
Address bus driven by a PowerPC bus master. Only 18-bit width is
needed. It has to be the least significant bit of the PowerPC 32-bit
address A[31:14].
MPI_DAT[n:0]
I/O
Selectable data bus width from 8, and 16-bit. Driven by a bus master
in a write transaction. Driven by MPI in a read transaction.
MPI_PAR[m:0]
I/O
Selectable parity bus width from 1, 2, and 3-bit. MPI_DP[0] for
MPI_D[7:0], MPI_DP[1] for MPI_D[15:8] and MPI_DP[2] for
MPI_D[23:16].
MPI_TA
O
Transfer acknowledge. Driven active low indicates that MPI received
the data on the write cycle or returned data on the read cycle.
MPI_TEA
O
Transfer Error Acknowledge. Driven active low indicates that MPI
detects a bus error on the internal system bus for current transaction.
MPI_RETRY
O
Active low MPI Retry requests the MPC860 to relinquish the bus and
retry the cycle.
Multi-chip Alignment (User I/O if not used.)
MCA_DONE_OUT
O
Multi-chip alignment done output (to second MCA chip)
MCA_DONE_IN
I
Multi-chip alignment done input (from second MCA chip)
MCA_CLK_P[1:2]_OUT
O
Multi-chip alignment clock [1:2] output (sourced by MCA master chip)
MCA_CLK_P[1:2]_IN
I
Multi-chip alignment clock [1:2] input (from MCA master chip
TEMP
—
Temperature sensing diode pin. Dedicated pin. Accuracy is typically
+/- 10°C.
Miscellaneous Dedicated Pins
XRES
—
External reference resistor between this pin and ground. The refer-
ence resistor is used to calibrate the programmable terminating resis-
tors used in the I/Os. Dedicated pin. Value: 1K ± 1% ohm.
DIFFRx
—
Only used if a differential driver is used in a bank. This DIFFRx must
be connected to ground via an external 1K ±1% ohm resistor for all
banks that have a differential driver.
SERDES Block (Dedicated Pins)
[A:D]_HDINPx_[L/R]
I
High-speed input (positive) channel x on left [L] or right [R] side of
device. PCS quad is defined in the dual function name column of the
Logic Signal Connection table.
[A:D]_HDINNx_[L/R]
I
High-speed input (negative) channel x on left [L] or right [R] side of
device. PCS quad is defined in the dual function name column of the
Logic Signal Connection table.
[A:D]_HDOUTPx_[L/R]
O
High-speed output (positive) channel x on left [L] or right [R] side of
device. PCS quad is defined in the dual function name column of the
Logic Signal Connection table.
[A:D]_HDOUTNx_[L/R]
O
High-speed output (negative) channel x on left [L] or right [R] side of
device. PCS quad is defined in the dual function name column of the
Logic Signal Connection table.
[A:D]_REFCLKP_[L/R]
I
Ref clock input (positive), aux channel on left [L] or right [R] side of
device.
[A:D]_REFCLKN_[L/R]
I
Ref clock input (negative), aux channel on left [L] or right [R] side of
device.
Signal Descriptions (Cont.)
Signal Name
I/O
Description
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
|---|---|
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| LFSCM3GA40EP1-5FFN1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES1.2V -5SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FC1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FC1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FCN1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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