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參數(shù)資料
| 型號： | LFSCM3GA40EP1-5FFN1020I |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 中文描述： | FPGA, 216 CLBS, 40000 GATES, 1000 MHz, PBGA1020 |
| 封裝： | 33 X 33 MM, LEAD FREE, FCBGA-1020 |
| 文件頁數(shù)： | 176/243頁 |
| 文件大小： | 2674K |
| 代理商： | LFSCM3GA40EP1-5FFN1020I |
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2-34
Architecture
Lattice Semiconductor
LatticeSC/M Family Data Sheet
VDDAX25 needs to be connected independent of the use of the SERDES. This supply is used to control the
SERDES CML I/O regardless of the SERDES being used in the design.
Supported Source Synchronous Interfaces
The LatticeSC devices contain a variety of hardware, such as delay elements, DDR registers and PLLs, to simplify
the implementation of Source Synchronous interfaces. Table 2-11 lists Source Synchronous and DDR/QDR stan-
dards supported in the LatticeSC. For additional detail refer to technical information at the end of the data sheet.
Table 2-11. Source Synchronous Standards Table
1
flexiPCS (Physical Coding Sublayer Block)
flexiPCS Functionality
The LatticeSC family combines a high-performance FPGA fabric, high-performance I/Os and large embedded
RAM in a single industry leading architecture. LatticeSC devices also feature up to 32 channels of embedded
SERDES with associated Physical Coding Sublayer (PCS) logic. The flexiPCS logic can be configured to support
numerous industry standard high-speed data transfer protocols.
Each channel of flexiPCS logic contains dedicated transmit and receive SERDES for high-speed, full-duplex serial
data transfers at data rates up to 3.8 Gbps. The PCS logic in each channel can be configured to support an array of
popular data protocols including SONET (STS-12/STS-12c, STS-48/STS-48c, and TFI-5 support of 10 Gbps or
above), Gigabit Ethernet (compliant to the IEEE 1000BASE-X specification), 1.02 or 2.04 Gbps Fibre Channel,
PCI-Express, and Serial RapidIO. In addition, the protocol based logic can be fully or partially bypassed in a num-
ber of configurations to allow users flexibility in designing their own high-speed data interface.
Protocols requiring data rates above 3.8 Gbps can be accommodated by dedicating either one pair or all four chan-
nels in one flexiPCS quad block to one data link. One quad can support full-duplex serial data transfers at data
rates up to 15.2 Gbps. A single flexiPCS quad can be configured to support 10Gb Ethernet (with a fully compliant
XAUI interface), 10Gb Fibre Channel, and x4 PCI-Express and 4x RapidIO.
The flexiPCS also provides bypass modes that allow a direct 8-bit or 10-bit interface from the SERDES to the
FPGA logic which can also be geared to run at 1/2 speed for a 16-bit or 20-bit interface to the FPGA logic. Each
SERDES pin can be DC coupled independently and can allow for both high-speed and low-speed operation down
to DC rates on the same SERDES pin, as required by some Serial Digital Video applications.
The ispLEVER design tools from Lattice support all modes of the flexiPCS. Most modes are dedicated to applica-
tions associated with a specific industry standard data protocol. Other more general purpose modes allow a user to
define their own operation. With ispLEVER, the user can define the mode for each quad in a design. Nine modes
are currently supported by the ispLEVER design flow:
Source Synchronous Standard
Clocking
Speeds (MHz)
Data Rate (Mbps)
RapidIO
DDR
500
1000
SPI4.2 (POS-PHY4)/NPSI
DDR
500
1000
SFI4/XSBI
DDR
SDR
334
667
XGMII
DDR
156.25
312
CSIX
SDR
250
QDRII/QDRII+ memory interface
DDR
300
600
DDR memory interface
DDR
240
480
DDRII memory interface
DDR
333
667
RLDRAM memory interface
DDR
400
800
1. Memory width is dependent on the system design and limited by the number of I/Os in the device.
相關PDF資料 |
PDF描述 |
|---|---|
| LFXP2-40E-6FN484I | |
| LFXP2-17E-7F484C | |
| LFXP20E-3FN484C | |
| LFXP20E-5FN484C | |
| LFXP15C-4FN256C | |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LFSCM3GA40EP1-5FFN1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES1.2V -5SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-5FFN1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES1.2V -5SP RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FC1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FC1152I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFSCM3GA40EP1-6FCN1152C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 40.4K LUTs 604 I/O MACO SERDES 1.2V -6 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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