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參數(shù)資料
| 型號： | KAD5510P-50Q72 |
| 廠商： | Intersil |
| 文件頁數(shù)： | 27/29頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 10BIT 500MSPS SGL 72-QFN |
| 產(chǎn)品培訓(xùn)模塊： | High-Speed Analog-to-Digital Converters |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | FemtoCharge™ |
| 位數(shù)： | 10 |
| 采樣率（每秒）： | 500M |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 1 |
| 功率耗散（最大）： | 438mW |
| 電壓電源： | 單電源 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 72-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 72-QFN（10x10） |
| 包裝： | 托盤 |
| 輸入數(shù)目和類型： | 1 個差分，單極 |
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FN6811.2
October 8, 2009
Switching Specifications
PARAMETER
CONDITION
SYMBOL
MIN
TYP
MAX
UNITS
ADC OUTPUT
Aperture Delay
tA
375
ps
RMS Aperture Jitter
jA
60
fs
Output Clock to Data Propagation Delay,
LVDS Mode (Note 9)
Rising Edge
tDC
-260
-50
120
ps
Falling Edge
tDC
-160
10
230
ps
Output Clock to Data Propagation Delay,
CMOS Mode (Note 9)
Rising Edge
tDC
-220
-10
200
ps
Falling Edge
tDC
-310
-90
110
ps
Latency (Pipeline Delay)
L
15
cycles
Overvoltage Recovery
tOVR
1cycles
SPI INTERFACE (Notes 10, 11)
SCLK Period
Write Operation
t
CLK
32
cycles
(Note 10)
Read Operation
tCLK
132
cycles
SCLK Duty Cycle (tHI/tCLK or tLO/tCLK)
Read or Write
25
50
75
%
CSB
↓ to SCLK↑ Setup Time
Read or Write
tS
2cycles
CSB
↑ after SCLK↑ Hold Time
Read or Write
tH
6cycles
Data Valid to SCLK
↑ Setup Time
Write
tDSW
2cycles
Data Valid after SCLK
↑ Hold Time
Write
tDHW
6cycles
Data Valid after SCLK
↓ Time
Read
tDVR
33
cycles
Data Invalid after SCLK
↑ Time
Read
tDHR
6cycles
Sleep Mode CSB
↓ to SCLK↑ Setup Time
(Note 12)
Read or Write in Sleep Mode
tS
150
s
NOTES:
8. The Tri-Level Inputs internal switching thresholds are approximately 0.43V and 1.34V. It is advised to float the inputs, tie to ground or AVDD
depending on desired function.
9. The input clock to output clock delay is a function of sample rate, using the output clock to latch the data simplifies data capture for most
applications. Contact factory for more info if needed.
10. SPI Interface timing is directly proportional to the ADC sample period (tS). (2ns at 500Msps)
11. The SPI may operate asynchronously with respect to the ADC sample clock.
12. The CSB setup time increases in sleep mode due to the reduced power state, CSB setup time in Nap mode is equal to normal mode CSB setup
time (4ns min).
KAD5510P-50
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| KAD5512HP-17Q72 | IC ADC 12BIT 170MSPS SGL 72-QFN |
| KAD5512P-17Q72 | IC ADC 12BIT 170MSPS SGL 72-QFN |
| KAD5514P-12Q72 | IC ADC 14BIT 125MSPS SGL 72-QFN |
| KAD5610P-25Q72 | IC ADC 10BIT 250MSPS DUAL 72-QFN |
| KAD5612P-17Q72 | IC ADC 12BIT 170MSPS DUAL 72-QFN |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| KAD5512HP_09 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:High Performance 12-Bit, 250/210/170/125MSPS ADC |
| KAD5512HP_0910 | 制造商:INTERSIL 制造商全稱:Intersil Corporation 功能描述:High Performance 12-Bit, 250/210/170/125MSPS ADC |
| KAD5512HP-12Q48 | 功能描述:模數(shù)轉(zhuǎn)換器 - ADC 12-BIT 125MSPS HI PERF SINGLE ADC RoHS:否 制造商:Texas Instruments 通道數(shù)量:2 結(jié)構(gòu):Sigma-Delta 轉(zhuǎn)換速率:125 SPs to 8 KSPs 分辨率:24 bit 輸入類型:Differential 信噪比:107 dB 接口類型:SPI 工作電源電壓:1.7 V to 3.6 V, 2.7 V to 5.25 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:VQFN-32 |
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