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參數(shù)資料
| 型號： | HYB18T512800AF-5 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 512-Mbit Double-Data-Rate-Two SDRAM |
| 中文描述： | 512兆雙數(shù)據(jù)速率2內(nèi)存 |
| 文件頁數(shù)： | 45/96頁 |
| 文件大?。?/td> | 1571K |
| 代理商： | HYB18T512800AF-5 |
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HYB18T512[400/800/160]A[C/F]–[3.7/5]
512-Mbit Double-Data-Rate-Two SDRAM
Functional Description
Data Sheet
45
Rev. 1.13, 2004-05
09112003-SDM9-IQ3P
Figure 34
Seamless Write Operation Example 2: RL = 3, WL = 2, BL = 8, non interrupting
The seamless, non interrupting 8-bit burst write operation is supported by enabling a write command at every BL/2
number of clocks. This operation is allowed regardless of same or different banks as long as the banks are
activated.
2.6.5
One write data mask input (DM) for
×
4 and
×
8
components and two write data mask inputs (LDM,
UDM) for
×
16 components are supported on DDR2
SDRAM’s, consistent with the implementation on DDR
SDRAM’s. It has identical timings on write operations
as the data bits, and though used in a uni-directional
manner, is internally loaded identically to data bits to
Write Data Mask
insure matched system timing. Data mask is not used
during read cycles. If DM is high during a write burst
coincident with the write data, the write data bit is not
written to the memory. For
×
8 components the DM
function is disabled, when RDQS / RDQS are enabled
by EMRS(1).
Figure 35
Write Data Mask Timing
NOP
NOP
NOP
NOP
NOP
NOP
NOP
W RITE A
W L = RL - 1 = 2
T0
T2
T1
T3
T4
T5
T6
T7
T8
CMD
DQ
SBW_BL8
DQS,
DQS
W RITE B
DIN A0 DIN A1 DIN A2 DIN A3 DIN A4 DIN A5 DIN A5 DIN A7DIN B0 DIN B1 DIN B2 DIN B3 DIN B4 DIN B5 DIN B6 DIN B7
CK, CK
DQS,
DQS
DQS
DQS
t
DQSH
t
DQSL
t
WPRE
WPST
t
DQ
D
D
D
D
t
DS
DH
t
DM
Mask
don't care
Mask
Mask
Mask
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