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參數(shù)資料
| 型號(hào)： | HYB18RL25632AC-3.3 |
| 英文描述： | ?256M (8Mx32) 300MHz ? |
| 中文描述： | ？256M（8Mx32）300MHz的？ |
| 文件頁(yè)數(shù)： | 35/36頁(yè) |
| 文件大?。?/td> | 869K |
| 代理商： | HYB18RL25632AC-3.3 |
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HYB18RL25616/32AC
256 Mbit DDR Reduced Latency DRAM
Version 1.42
Page 35
Infineon Technologies
This specification is preliminary and subject to change without notice
4.3
AC Operation Ratings
Table 14 AC Operation Conditions for Matched Impedance mode
4.4
Output Test Conditions
Figure 29 Output Test Circuits
Note: VDDQ=1.8V
±
0.1V, TJ = 0 C to 100 C
4.5
Pin Capacitances
Table 15 Pin Capacitances
Parameter
Symbol
min.
typ.
max.
Unit
Notes
Matched Impedance 1.8V
Input logic high voltage, AC DDR
Input logic low voltage, AC DDR
Clock Differential Input Voltage (CLK/ CLK#)
Clock Input Crossing Point (CLK/ CLK#)
I/O Reference Voltage
VI
H
VI
L
VI
D
VI
X
Vref
Vref + 0.3
VSSQ - 0.3
0.6
Vref - 0.15
0.49*VDDQ
–
–
–
VDDQ + 0.3
Vref - 0.3
VDDQ + 0.6
Vref + 0.15
0.51*VDDQ
V
V
V
V
V
Vref
HSTL strong
Input logic high voltage, AC DDR
Input logic low voltage, AC DDR
Clock Differential Input Voltage (CLK/ CLK#)
Clock Input Crossing Point (CLK/ CLK#)
I/O Reference Voltage
VI
H
VI
L
VI
D
VI
X
Vref
Vref + 0.3
VSSQ - 0.3
0.6
Vref - 0.15
0.49*VDDQ
–
–
–
VDDQ + 0.3
Vref - 0.3
VDDQ + 0.6
Vref + 0.15
0.51*VDDQ
V
V
V
V
V
Vref
Pin
Min
2.0
2.0
2.0
Typ.
3.0
3.0
3.0
Max
4.0
4.0
4.0
Unit
pF
pF
pF
A<19:0>, BA<2:0>, CS#, AREF#, WE#
CLK, CLK#
DQ<31:0>, DQS0, DQS0#, DQS1, DQS1#, DVLD, DM
10 pF
DQ
Test point
20 pF
DQ
50 Ohm
Test point
+ V
tt
= 0.5 x V
DDQ
HSTL
Matched Impedance Mode
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