參數資料
型號： HYB18RL25632AC-3.3
英文描述： ?256M (8Mx32) 300MHz ?
中文描述： ？256M（8Mx32）300MHz的？
文件頁數： 26/36頁
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代理商： HYB18RL25632AC-3.3
HYB18RL25616/32AC
256 Mbit DDR Reduced Latency DRAM
Version 1.42
Page 26
Infineon Technologies
This specification is preliminary and subject to change without notice
Figure 25 Read followed by Write, BL=4, RL = 5, WL = 1
Figure 26 Read followed by Write, write data on system bus prior read data, BL=4, RL=5, WL=1
CK#
CK
Com.
0
1
2
3
4
5
Addr.
RL = 5
DQ
WL = 1
NOP
RD
NOP
NOP
NOP
NOP
A
BA0
NOP
DQS
DQS#
t
CKDQS
Q0a
Q0d
Q0c
Q0b
6
7
WR
8
9
NOP
NOP
NOP
D1a
D1d
D1c
D1b
A
BA1
10
WR:
Dxy:
WL:
WRITE
Data part y to bank x
Write Latency
A/BAx:
address A of bank x
Don't Care
RD:
Qxy:
RL:
READ
Data part y from bank x
Read Latency
CK#
CK
Com.
0
1
2
3
4
5
Addr.
RL = 5
DQ
WL = 1
NOP
RD
NOP
NOP
NOP
NOP
A
BA0
WR
DQS
DQS#
t
CKDQS
Q0a
Q0d
Q0c
Q0b
6
7
NOP
8
NOP
D1a
D1d
D1c
D1b
A
BA1
WR:
Dxy:
WL:
WRITE
Data part y to bank x
Write Latency
A/BAx:
address A of bank x
Don't Care
RD:
Qxy:
RL:
READ
Data part y from bank x
Read Latency
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PDF描述
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