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參數(shù)資料
| 型號： | HD66728 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | 112 x 80-dot Graphics LCD Controller/Driver(112 x 80點(diǎn)圖形LCD控制器) |
| 中文描述： | 112 × 80點(diǎn)圖形LCD控制器/驅(qū)動器（112 × 80點(diǎn)圖形液晶顯示控制器） |
| 文件頁數(shù)： | 69/138頁 |
| 文件大小： | 2158K |
| 代理商： | HD66728 |
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HD66728
69
Parallel Data Transfer
8-bit Bus Interface
Setting the IM2/1/0 (interface mode) to the GND/Vcc/GND level allows E-clock-synchronized 8-bit
parallel data transfer. Setting the IM2/1/0 (interface mode) to the Vcc/Vcc/GND level allows 80-system 8-
bit parallel data transfer. When the number of buses or the mounting area is limited, use a 4-bit bus
interface or serial data transfer.
Using a parallel bus interface disables the key scan function. To prevent this, use a clock-synchronized
serial interface.
C0
C1
C2
A0–A7
E/WR*
RS
R/W / RD*
(CS*)
DB0–DB7
H8/325
HD66728
8
*Interface via I/O port
Figure 36 Interface to 8-bit Microcomputer
4-bit Bus Interface
Setting the IM2/1/0 (interface mode) to the GND/Vcc/Vcc level allows E-clock-synchronized 4-bit parallel
data transfer using pins DB7/KIN7-DB4/KIN4. Setting the IM2/1/0 (interface mode) to the Vcc/Vcc/Vcc
level allows 80-system 4-bit parallel data transfer. The 8-bit instructions and RAM data are divided into
four upper/lower bits and the transfer starts from the upper four bits.
Using a parallel bus interface disables the key scan function. To prevent this, use a clock-synchronized
serial interface.
Note:
Transfer synchronization function for a 4-bit bus interface
The HD66728 supports the transfer synchronization function which resets the upper/lower counter
to count upper/lower 4-bit data transfer in the 4-bit bus interface. Noise causing transfer mismatch
between the four upper and lower bits can be corrected by a reset triggered by consecutively
writing a 0000 instruction four times. The next transfer starts from the upper four bits. Executing
synchronization function periodically can recover any runaway in the display system.
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