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參數(shù)資料
| 型號： | HD66728 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | 112 x 80-dot Graphics LCD Controller/Driver(112 x 80點(diǎn)圖形LCD控制器) |
| 中文描述： | 112 × 80點(diǎn)圖形LCD控制器/驅(qū)動器（112 × 80點(diǎn)圖形液晶顯示控制器） |
| 文件頁數(shù)： | 49/138頁 |
| 文件大小： | 2158K |
| 代理商： | HD66728 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁當(dāng)前第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁
HD66728
49
Table 19
SL Bits and Display-start Raster-row
SL2
SL1
SL0
Display-start Raster-row
0
0
0
1st raster-row
0
0
1
2nd raster-row
0
1
0
3rd raster-row
0
1
1
4th raster-row
1
0
0
5th raster-row
1
0
1
6th raster-row
1
1
0
7th raster-row
1
1
1
8th raster-row
PS1–0:
Specify PS1 to PS0 bits when SW = 1. When PS1–0 = 01, only the first line is fixed-displayed in
vertical smooth scrolling, and the other display lines are smooth-scrolled. When PS1–0 = 10, the first and
second lines are fixed-displayed. When PS1–0 = 11, the first to third lines are fixed-displayed. For details,
see the Partial Smooth Scroll Display Function section.
CGROM Bank Control 1/2
RL6–1:
Set RL1 to RL6 bits when SW = 0. Switch the CGROM memory bank for any line. Bank 0 and
bank 1 of the CGROM incorporate 240 and 192 fonts, respectively, and can display 432 fonts in total. Bits
RL1–RL6 select CGROM bank 0/1 for each display line unit. When RL1 = 0, the first line selects bank 0.
When RL1 = 1, the first line selects bank 1. Bits RL2, RL3, RL4, and RL6 select the memory banks in the
second to sixth lines. For details, see the CGROM Bank Switching Function section.
RL10–7:
Set the RL7 to RL10 bits when SW = 1. The RL7 to RL10 bits are set when SW = 1. And the
DL7 to DL10 bits switch the CGROM memory bank in the seventh to 10th lines.
R/W RS DB7
DB0
DB6 DB5 DB4 DB3 DB2 DB1
0
0
0
1
0
1
1
RL2 RL1
RL8 RL7
RL5 RL4
<0> RL10
(SW = 0)
(SW = 1)
RL3
RL9
RL6
<0>
0
0
0
1
1
0
0
(SW = 0)
(SW = 1)
Figure 21 CGROM Bank Control 1/2 Instruction
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PDF描述 |
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