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參數(shù)資料
| 型號： | HD66728 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | 112 x 80-dot Graphics LCD Controller/Driver(112 x 80點圖形LCD控制器) |
| 中文描述： | 112 × 80點圖形LCD控制器/驅(qū)動器（112 × 80點圖形液晶顯示控制器） |
| 文件頁數(shù)： | 63/138頁 |
| 文件大?。?/td> | 2158K |
| 代理商： | HD66728 |
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HD66728
63
a) Basic Data-transfer Timing through Clock-synchronized Serial Bus Interface
Start byte
Instruction, RAM data, key-scanned data
SCL
(Input)
CS*
(Input)
Transfer start
Transfer end
Start byte
Instruction 1
execution time
SCL
(Input)
b) Consecutive Data-transfer Timing through Clock-synchronized Serial Bus Interface
1 2 3 4 5 6 7 8
9 101112 131415 16
17 1819
Instruction 1
Instruction 2
20 212223 24
252627 282930 3132
Instruction 2
execution time
Instruction 3
Start
End
CS*
(Input)
SDA
(Input/
output)
SDA
(Input/
output)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
DB7 DB6 DB5 DB4
R/W
Device ID code
ID
RS
DB3 DB2 DB1 DB0
MSB
RS
"1"
R/W
"1"
"0"
"1"
"0"
LSB
Start byte
RS = 1, R/W = 1
SCL
(Input)
c) RAM Data Read-transfer Timing
1 2 3 4 5 6 7 8
9 101112 131415 16
17 1819
Dummy read 1
Dummy read 2
20 212223 24
252627 282930 3132
RAM data read 1
Start
End
CS*
(Input)
SDA
(Input/
output)
Note: When instruciton 1 is a clear display instruction, adjust the transfer rate so that the 8th bit of instruction 2
is transferred after execution of the clear display instruction.
Note: Two bytes of the RAM read data after the start byte are invalid. The HD66728 starts to read the correct
RAM data from the third byte.
Figure 29 Clock-synchronized Serial Interface Timing Sequence
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PDF描述 |
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